高效率集成电路测试芯片设计方法

对生成测试芯片效率进行研究,提出了一种采用版图编辑器作图和批量参数化建模设计方法。缩短了设计周期,降低了设计难度。依据该方法,开发了一套针对工艺开发包的测试芯片,实验结果验证了其高效性。     

CMOS单元电路版图的自动设计

本文描述了ＣＭＯＳ单元电路版图自动设计程序是自动电路版图设计系统的一个组成部分，它通过一列变换，将单元电器描述翻译成单元电路版图的几何描述。其特点是允许单元内多端口线网布和允许在单元四周指定端口，并对单元电路版图进行优化，因此，只要输入单元电路描述，便可自动产生单元电路的版图文件。     

FPGA中嵌入式存储器模块的设计

本文设计了一种基于0.13微米CMOS工艺的FPGA芯片中的嵌入式存储器模块.该容量为18Kh的同步双端口存储模块,可以配置成为只读存储器或静态随机存储器,每个端口有6种数据宽度、3种写操作模式可供选择.采用行为级与晶体管级协同仿真的方法,同时完成模块的功能验证和时序参数的提取.全定制的核心版图经过自动布局布线工具的包装,最终产生适用于特定FPGA芯片的完整版图.     

LVDS高速在I／O接口单元的设计研究

LVDS高速I/O接口单元是减小当前CMOS工艺芯片内外速度差异的重要电路,本文郑重分析了几种LVDSI/O接口单元的基本电路结构及其工作原理,并同时给出了用HSPICE工具进行模拟验证的结果。     

LVDS高速在I／O接口单元的设计研究

LVDS高速I/O接口单元是减小当前CMOS工艺芯片内外速度差异的重要电路,本文郑重分析了几种LVDSI/O接口单元的基本电路结构及其工作原理,并同时给出了用HSPICE工具进行模拟验证的结果。     

MEDA芯片菊花链的自动容错设计

微点阵生物芯片MEDA biochip将微电子和微流体结合,是最近出现的一种新型数字微流控芯片,它基于微点阵思想,每个微点阵单元都包含驱动电路和检测电路,从而实现对生化实验的实时监测。为减少外部引脚,MEDA芯片的所有微单元由菊花链串联,以实现对芯片的准确控制。作为MEDA芯片的关键数据通路,菊花链上即使只有一个单元发生故障,也会导致整条链失效,因此必须对菊花链进行有效的容错设计。为MEDA芯片设计了具有自测试和容错功能的菊花链结构,该结构由测试响应触发菊花链故障单元的自动容错。当菊花链的某个单元出现故障时,其测试响应产生异常,从而触发故障单元的自动修复,若修复失败,则异常的测试响应会再次触发该单元的旁路,从而实现自动容错。实验结果表明,该结构可以在测试和诊断故障的同时进行有效的容错,并在容错失败时将其永久旁路。     

基于VHDL语言的参数化设计方法

随着FPGA制造工艺的不断进步,越来越多的应用可以在FPGA中实现。虽然用于FPGA设计的VHDL语言具有很好的可移植性,但是FPGA芯片的可用资源不尽相同,因此对设计的规模进行参数化才能实现设计的可移植及充分利用FPGA的资源。此外,同一算法在不同的应用领域中,也会需要对其规模进行改变。设计的参数化是指只需要对参数进行设定就可以自动生成相应规模设计的技术。首先提出了一种基于综合工具的VHDL参数化设计方法,其次以多路奇偶校验生成器为例,详细说明了参数化的基本过程,最后在HMMer的FPGA实现中应用所提出的方法,从而实现对运算单元数量的控制。所提出的参数化方法具有操作简单、代码变动小、无需要第三方代码支持等优点。实验表明,该方法是VHDL设计中成本小、效果好的参数化设计方案。     

利用新型的电源屏蔽实现方法降低测试功耗

为了削减芯片在测试过程中由于测试向量移入/移出所导致的静态功耗和动态功耗,提出一种电源屏蔽实现方法.在后端设计布局阶段,首先以时钟门控单元为参考点将触发器聚类摆放,以实现时序逻辑与组合逻辑在物理上的隔离;然后引入屏蔽单元对电源网络进行修改,最终解决扫描触发器与组合逻辑异构供电的难题.针对龙芯3号浮点乘积模块的实验结果表明,采用该方法可以节省45%的测试功耗,面积稍有增加,而对性能和测试覆盖率几乎没有影响,并且可以容易地嵌入目前的主流设计方法中.     

标准芯片单元可连通性的检测方法

介绍了一种标准芯片单元可连通性的检测方法,可以有效检测标准芯片单元的可连通性,在布局布线阶段之前,改进标准单元的版图,或者增加布局布线的约束条件,从而保证标准芯片单元的设计对布局布线的友好性。通过对标准芯片单元的检测和改进,可以有效提高芯片的整体可连通性,从而节约布局布线阶段的工作时间,减少开发周期,提高芯片良率。本方法可以实现标准芯片单元库的全覆盖检测,通过优化算法,可以在尽可能减少芯片测试工作量的前提下,实现90%以上的随机场景再现。通过在不同技术节点标准芯片单元检测中的应用,有效地捕获了标准芯片单元连通性的问题,在数字后端布局布线之前,改进或阻止了可能出现的不友好场景,提升了芯片后端设计的效率。     

基于TMS320C6678网口的程序自更新应用技术

本文结合TI公司的TMS320C6678DSP芯片、SYSBIOS操作系统、NDK开发包,展示了一种可以利用C6678网口自动升级DSP内部程序的软件方法。该方法不需要在电路板上挂载仿真器,就能更新存放在DSP的SPI接口挂载的FLASH中的程序,能大大简化产品的后期升级维护,对开发者使用TMS320C6678DSP芯片设计相似功能软件模块具有实际的参考和应用价值。     

覆盖率驱动的芯片功能验证设计与实现

随着芯片集成度的发展,芯片性能越来越高,而上市时间越来越短,芯片验证在芯片设计中非常关键并贯穿于整个设计过程,验证的效率和质量直接决定着芯片的成败。提出了基于覆盖率驱动的芯片功能验证方法,定义了基于功能点覆盖率驱动的验证流程,利用PSL语言描述断言检查很有效,通过模拟工具检查断言是否成功,从而判断设计是否满足系统的功能要求。在网络接口芯片实际应用中,有效地降低了验证工作的复杂度,同时提高了验证的速度和质量。利用功能覆盖率数据判断测试激励的正确性和完整性,同时用覆盖率数据定量评价验证进程,提高了整个设计的效率。     

一种嵌入式硬件辅助调试机制研究与实现

某自主指令架构系列芯片（简称为GCXP）主要使用基于扫描链重用的硬件调试机制,与主流商用嵌入式芯片产品相比,该硬件调制机制安全性较低且不具备用户交互、程序下载等功能,同时缺乏嵌入式调试软件生态,不利于嵌入式产品的推广与应用。参考ARM CoreSight、RISCV Debug SPEC及SiFive开源芯片Debug Module的实现细节,结合GCXP特权架构,提出一种软硬件协同的调试中断陷入机制。使用自主特权架构中的特权程序替代部分调试中断硬件逻辑,使得在调试模块设计时无需进行CPU协同修改以及操作系统软件接口和上位机调试软件的二次开发,从而避免CPU硬件逻辑修改后大量的验证工作,同时无缝兼容历史CPU IP。分析结果表明,该中断陷入机制与RISCV Debug SPEC协议能够实现良好的协同,可以与SiFive参考开源调试模块协同工作,支持主流交互式调试软件及硬件工具,且调试模块的代码及功能覆盖率都能达到100%,可以满足流片需求。     

基于HART协议的二线制涡轮流量变送器的开发

以HART协议为通信标准,提出了系统的总体方案设计,通过对HART协议的理解与掌握,详细的给出了基于涡轮流量变送器的软硬件设计;硬件设计部分包括涡轮脉冲采集模块,微处理器模块,HART通信模块和4~20 mA环路电流模块4个模块,其中HART通信模块采用HART调制解调器芯片AD5700实现,4~20 mA环路电流模块采用环路供电专用芯片AD5421实现,二者共同构成了HART协议的物理层接口,文章硬件电路所采用的都是低功耗芯片,用纯硬件的方法解决了HART总线设备的低功耗难点;软件设计部分包括主监控程序、变送计算程序和HART协议通信程序3个程序模块,重点讲述了HART协议的数据链路层和应用层的实现过程;最后文章对涡轮流量变送器的二线制传输功能和HART通信功能进行了测试;测试结果表明,变送器的设计要求基本实现了。     

基于SOPC的单芯片云控制器

本文提出基于可编程片上系统在FPGA中实现单芯片云控制器的设计方法。将定制处理器系统加入硬件设计实体,生成硬件配置文件,编写调试云控制器代码,生成软件配置文件,再利用二者生成最终的配置文件并下载到FPGA配置芯片中,实现单芯片云控制器,具有接口灵活,扩展性强,体积小,成本低等优点。     

一种多核处理器直连接口QoS的设计与验证

多核处理器直接互连构建多路并行系统,一直是提高高性能计算机并行性的主要方式.主要研究多核处理器直连接口的QoS设计,通过直连接口完成跨芯片的Cache一致性报文有效、可靠传输,实现共享主存的SMP系统.详细阐述了直连接口各个协议层的QoS设计的关键技术,基于UVM方法学构建了可重用验证平台,模拟验证了QoS设计的正确性...     

基于FSMC技术的NorFlsah功能验证系统研究

针对闪存存储器NorFlash而言,其功能验证与参数测试主要依赖于集成电路自动测试机（Automatic Test Equipment,ATE）,采用ATE进行测试程序开发时存在测试向量编写困难、测试程序编写流程复杂、ATE机时占用时间长等不足,通过研制一款基于可变静态存储控制器（Flexible Static Memory Controller ,FSMC）技术的NorFlash功能验证装置,在功能验证时可以实现NorFlsah测试向量的地址动态递增和数据动态添加,时序设置简单,从而减少开发周期和难度,同时释放ATE机时占用;并且可广泛外接各类型高精度源表设备进行部分交直流参数的测试;在板级模拟NorFlsah实际工作条件进行验证测试所得到的功能验证效果与测试数据均符合芯片手册要求,为后续此类存储芯片的选用与评估提供可靠的试验支撑。     

SoC芯片设计方法及标准化

随着集成电路技术的迅速发展，集成电路已进入系统级芯片（SoC)设计时代，SoC芯片的集成度越来越高，单芯片上的集成度和操作频率越来越高，投放市场的时间要求越来越短，为了实现这样的SoC芯片，设计越来越依赖IP模块的重用，SoC复杂性的提高和IP模块的多样化，SoC芯片中多个厂商不同IP模块的使用，导致了IP模块可重用的许多问题，IP模块和片上总线，以及EDA工具接口的标准化，是解决IP模块标准化的很好途径，另一方面，SoC芯片设计的复杂性和嵌入软件所占比重的增加，要求更高层次的系统抽象和软硬件的协同设计，使用更流地的设计进行系统的硬件设计和更有效的系统设计方法，描述了SoC芯片设计中的IP模块可重用技术以及所存在的问题，介绍了SoC IP模块和片上总线结构的标准化，讨论了基于C／C＋＋扩展类库的系统级描述语言和基于平台的SoC设计方法。     

基于CY7C68013A的FPGA配置和通信接口设计

为了同时实现计算机对FPGA进行在线配置和高速数据传输,提出了一种基于CY7C68013A芯片的USB2.0接口设计方案。介绍了以CY7C68013A芯片为核心的系统硬件电路设计和软件编程,详细分析了CY7C68013A固件程序设计方法。CY7C68013A芯片在配置FPGA时受芯片内部CPU控制,配置速度为6 Mb/s,而在数据传输时采用从属FIFO模式以实现高速数据通信。该方案可以广泛应用到软件无线电项目开发中。     

基于Nios Ⅱ的SPI接口实现

Nios Ⅱ是Altera公司的第二代FPGA嵌入式处理器,和其挂接的外围接口相当于一个完整的SOPC系统,AD9517-1ABCPZ是一款时钟芯片,需通过SPI接口配置,让其先于系统的其他部分工作,为系统其它芯片提供时钟。针对SPI接口的实现,目前有很多方法,基于Nios II实现,具有简单灵活、开发周期短、成本低和系统维护方便等优点,可应用于许多中、低速系统设计。实现主要包括硬件设计和软件设计,硬件设计包括基于Nios II的SOPC系统的搭建,SPI-MASTER接口FPGA程序设计;软件设计包括SPI读写函数设计,AD9517-1ABCPZ寄存器配置函数设计。