针对串行MPEG-2传输流的卷积交织

在对数字电视DVB标准的MPEG-2传输流采用差错控制技术时是以字节为单位并行处理的。研制开发的某QPSK调制解调数字通信系统只能输入输出串行数字信号,当用其传输使用DVB SSI或PDH接口加有RS前向纠错编码的串行MPEG-2传输流时可以参考DVB标准设计串行卷积交织与解交织器,整个设计在FP-GA中具体实现。经实验验证,使用设计的卷积交织与解交织器与未使用相比QPSK数字通信系统性能明显提高。     

针对串行MPEG-2传输流的卷积交织

在对数字电视DVB标准的MPEG-2传输流采用差错控制技术时是以字节为单位并行处理的。研制开发的某QPSK调制解调数字通信系统只能输入输出串行数字信号，当用其传输使用DVB SSI或PDH接口加有RS前向纠错编码的串行MPEG-2传输流时可以参考DVB标准设计串行卷积交织与解交织器，整个设计在FPGA中具体实现。经实验验证，使用设计的卷积交织与解交织器与未使用相比QPSK数字通信系统性能明显提高。     

DVB—T中内交织与解交织的算法及实现

数字电视地面传输标准DVB-T技术在全球都获得了广泛的应用。它为基于电视网络的电子商务、银行业务和网络浏览等方面的技术实现提供了可能性。内交织是DVB—T中的一个组成部分。分析了内交织,提出了一种内交织和解交织器的实现方式。     

一种基于双端口RAM的交织器的设计

本文详细介绍了一种利用双端口RAM实现交织器的原理和设计,以DVB—C标准中的卷积交织器为例进行说明,最终在FPGA开发平台上进行验证和仿真。     

WCDMA中交织技术的研究与仿真

交织技术对通信中信道编码性能具有重要影响,WCDMA系统中就多次采用了交织技术来提高通信质量。分析了交织技术原理及交织器的各种类型,利用SIMULINK模块库建立了交织器性能仿真模型,对各种分组交织器、随机交织器,以及同一交织器在不同交织长度下进行了仿真,通过比较各种交织器在加性高斯信道传输下的误比特率,最终得出各种情况下不同结构交织器的性能、交织长度对通信的影响及相应的选择原则。     

DVB—T解内交织器的FPGA实现

数字电视传输技术是当前研究的热点。欧洲的DVB—T标准由于采用COFDM多载波调制方式，在性能上比其余的几种标准优越。本文介绍了DVB—T标准中解交织模块的算法，给出了在FPGA上的实现方式。     

IDMA系统中交织器研究现状

近年来,香港城市大学李坪教授提出的交织分多址(IDMA,Interleaver Division Multiple Access)作为一种新的多址技术已经在各个方面均得到了广泛的研究。交织多址是根据不同的交织器来区分用户的,因此,交织器的设计是IDMA系统中的一个关键技术。许多学者在传统交织器的基础上,提出了多种适用于IDMA系统的交织器设计方案。对国内外关于IDMA系统中交织器的设计方案分类进行阐述与归纳总结,并比较了各种交织器设计方法的优缺点。     

高速并行Turbo译码中的交织器技术研究

为了适应高速率通信系统的发展要求,Turbo码可采用并行译码的结构方式来降低时延.然而在并行Turbo码译码中,交织器的随机特性可能会导致多个数据同时写入同一个存储器,这就造成了存储器的访问冲突.如何设计出无冲突交织器是并行Turbo译码器的设计难点.文中对当前国内外的并行Turbo译码无冲突交织器设计方案进行了综述,对几种新的交织器分析研究.     

交织在信道编码中的应用

在通信系统中信道编码的交织技术起着重要的作用，交织的使用提高了数据传输的可靠性。本文介绍了交织器的基本原理并对两种常用的交织器的性能进行了比较，提出了今后交织器研究的重点。     

一种基于递归系统卷积码校验重量下限的匹配交织器设计方法

针对短帧Turbo码中交织器优化设计问题,提出了一种基于递归系统卷积码(RSC)校验重量下限的匹配交织器设计方法.文中重新分析了Turbo码中"局部坏点"具体形式,然后提出并证明了一种估计RSC分量码校验序列重量下限的方法,并将其应用于交织器映射方式优选时局部坏点对应Turbo码字重量下限估计,只有能够保证所有局部坏点对应码字重量的交织方法才被认为合法.仿真表明,与几种现有交织器设计方法相比,本文提出的匹配交织器设计方法性能更加优良,可以有效改善Turbo码的误比特性能.     

前向纠错技术中卷积交织器的FPGA实现

介绍了信道编码中所采用的前向纠错编码（FEC）方案中的重要技术——卷积交织器和解交织器的原理,并在此基础上提出了基于FPGA的卷积交织器的设计方案。丈中对卷积交织器设计的关键部分,即读写地址的产生方法进行了详细分析,给出了一种新的地址计算方法,并通过对FPGA内部EAB资源的双口RAM的存储单元的读写操作的合理控制,实现了卷积交织。该设计具有实现简单、占硬件资源少等优点。     

信道编码中交织技术的应用

本详细介绍了信道编码中交织技术的作用和原理。对交织器进行了分类。讨论了交织器在Turbo码中的应用,特别是讨论了交织器在改善Turbo码性能的重要作用。     

奇偶交错空分滤波器

本文扼要介绍了空分奇偶交错滤波器（Interleaver)的产生背景和基本原理，并着重综述了晶体型、迈克尔逊干涉仪＋G－T干涉仪型（MGTI）和全光纤非平衡Mach-Zehnder(M-Z)干涉仪型interleaver的原理、特点及应用。     

基于线性同余的IDMA交织器设计及分析

本文提出了一种新的基于线性同余的IDMA交织器设计方案, 并且给出了详细的交织器设计算法. 它能满足IDMA交织器设计中低存储量、容易产生交织序列、交织器同步数据少、交织器之间相关性小的要求. 本文的仿真结果证明了这种交织器性能优于伪随机交织器。     

具有良好S距离特性QPP交织器的设计

交织器的设计对提高Turbo码的性能有着重要的影响。首先研究了QPP交织器的设计原则,给出了具有良好S距离特性的QPP交织的设计方法。仿真结果表明:设计得到的QPP交织器的性能并不比通过随机搜索得到的一般S-随机交织器性能差。     

Turbo码并行译码中无冲突交织器设计方案

交织器的结构可以影响到Turbo码的最小码距,进而影响其编码增益,最终对误比特率产生较大影响。交织器的主要功能就是随机化输入信息码序列,并让两个子编码模块在任何时刻,不会同时输出码重较轻的码字。交织器的随机性直接影响着Turbo码并行译码性能,针对现有无冲突交织器中随机性较小的特点,引入行内、行间交织等处理方式,进一步增加了交织表的随机性,以此提高Turbo码并行译码的性能,并给出了行内、行间交织设计实例。     

Turbo码中交织器的综合性能分析与设计

在Turbo码理论中,交织器占有重要地位。论文分析了Turbo码的编译码方案,阐明了交织器在Turbo码设计中的重要作用,提出了几种交织器的设计实现方法,并在仿真的基础上对其性能进行了分析。     

一种具有低相关特性的分块交织器的设计

Ｔｕｒｂｏｃｏｄｅｓ是近年信道编码理论研究的热点课题。交织器的设计问题是Ｔｕｒｂｏｃｏｄｅｓ研究中的主要问题之一。本文结合Ｔｕｒｂｏｃｏｄｅｓ在个人通信中的应用问题，对分块交织方法进行了研究，给出了一种新的交织器的设计方案，理论分析和计算机仿真证实了此方案在实现上和相关性上都具有良好的性能。同时，本文从理论上解释了在交织长度很大时，交织器的选择对Ｔｕｒｂｏｃｏｄｅｓ译码性能几乎没有影响的原因。     

Efficient hardware implementation of a highly-parallel 3GPP LTE/LTE-advance turbo decoder

We present an efficient VLSI architecture for 3GPP LTE/LTE-Advance Turbo decoder by utilizing the algebraic-geometric properties of the quadratic permutation polynomial (QPP) interleaver. The high-throughput 3GPP LTE/LTE-Advance Turbo codes require a highly-parallel decoder architecture. Turbo interleaver is known to be the main obstacle to the decoder parallelism due to the collisions it introduces in accesses to memory. The QPP interleaver solves the memory contention issues when several MAP decoders are used in parallel to improve Turbo decoding throughput. In this paper, we propose a low-complexity QPP interleaving address generator and a multi-bank memory architecture to enable parallel Turbo decoding. Design trade-offs in terms of area and throughput efficiency are explored to find the optimal architecture. The proposed parallel Turbo decoder has been synthesized, placed and routed in a 65-nm CMOS technology with a core area of 8.3 mm² and a maximum clock frequency of 400 MHz. This parallel decoder, comprising 64 MAP decoder cores, can achieve a maximum decoding throughput of 1.28 Gbps at 6 iterations