一种抗单粒子瞬态扰动触发器加固结构

提出了一种新型的电阻-电容抗辐射触发器加固结构(RC-DICE),并与DICE结构加固触发器、RDFDICE结构加固触发器进行了比较。测试电路利用0.18μm体硅CMOS工艺进行流片,单粒子验证试验在中国原子能科学研究院抗辐射应用技术创新中心进行。结果证明:新型抗辐射加固触发器在50 MHz工作频率下,单粒子翻转线性能量转移阈值≥37 MeV·cm~2/mg,能够满足航天应用的需求。     

抗单粒子辐射LVDS驱动器设计

为了减小单粒子效应对低电压差分信号(Low Voltage Differential Signal, LVDS)驱动器电路的影响,对LVDS内部模块电路进行单粒子脉冲仿真,找出电路中单粒子敏感节点,并进行单粒子加固设计。该电路基于0.18μm 1P5M CMOS工艺实现,传输速率为200Mbps,版图面积为464×351μm²,在3.3V电源电压下功耗为11.5mW。辐射试验采用Ge粒子试验,在入射能量为210MeV,线性能量转移LET为37.3MeV·cm²/mg辐射情况下,该LVDS驱动器电路传输数据未发生错误。     

抗高能单粒子辐射加固的LC6508电路的研制

本文介绍抗单粒子辐射加固的１ＫＣＭＯＳＳＲＡＭＬＣ６５０８电路，对该电路进行了单粒子辐射试验，并就试验结果进行了讨论。     

宇航VDMOS器件单粒子辐射加固技术综述

宇航用功率VDMOS器件是航天器电源系统中实现功率转换的核心元器件之一。针对航天器对宇航用功率VDMOS器件的发展需求,在总结国内外宇航用功率VDMOS器件产品及技术发展现状的基础上,对比分析了宇航用功率VDMOS器件在技术水平、系列化程度、长期可靠性和系统应用等方面存在的主要差距。对我国宇航用功率VDMOS器件的主要任务进行了展望。     

关于中子辐射的单粒子翻转效应测试与加固研究

针对高能粒子入射半导体材料引发的辐射效应,从实验平台的设计对地面辐射试验进行了研究,通过对单粒子翻转效应的分析,制定评估方式,实验平台通过建立数据采集系统、数据分析系统,测试4种SRAM型的FPGA芯片在不同强度的中子辐照产生的影响,通过辐照试验?验证了试验方法、试验系统的有效性和可靠性。实验结果表明,在高强度的辐照下,单粒子翻转效应显著增多,需要采取防护措施及时修正,对FPGA芯片的使用及选型具有参考价值。     

锁相环敏感模块的单粒子效应与设计加固

应用于航天工程的锁相环(PLL)电路遭受太空高能粒子轰击时会发生单粒子效应(SEE),引起电路失锁,对系统造成灾难性影响.分析了鉴频鉴相器(PFD)和分频器(DIV)模块的单粒子效应导致失锁的机理,运用改进的双互锁结构(DICE)的锁存器和冗余触发器电路分别对其进行设计加固(RHBD),基于0.35μm CMOS工艺设计了加固的锁相环电路.仿真结果表明,加固PLL可以对输入20～40 MHz的信号完成锁定并稳定输出320～ 640 MHz的时钟信号.在250fC能量单粒子轰击下加固后PFD模块不会造成PLL失锁,加固DIV模块的敏感节点数目降低了80％.     

数字电路抗单粒子瞬态效应的最小尺寸设计

随着体硅CMOS电路工艺的不断缩小,数字电路在空间中使用时受到的单粒子效应越发严重。特别是高频电路,单粒子瞬态效应会使电路功能完全失效。提出了一种基于电路尺寸计算的抗单粒子瞬态效应的设计方法,主要思想是通过辐射对电路造成的最坏特性,设计电路中MOS管的尺寸,使电路在系统开销和降低软错误率之间达到一个平衡。从单粒子效应电流模型入手,计算出单粒子效应在电路中产生的电荷数,得出为抵消单粒子效应产生的电荷需要多大的电容,再折算到器件电容上,最终得到器件的尺寸。此工作为以后研制抗辐射数字电路奠定了基础,提供了良好的借鉴。     

TCAD结合SPICE的单粒子效应仿真方法

为解决传统集成电路抗单粒子加固设计中存在的不足,利用TCAD及SPICE软件,探索出一种单粒子效应仿真与电路抗辐射加固设计相结合的方法。该方法通过TCAD软件的器件建模、仿真单粒子效应对器件的影响,得出器件在单粒子辐射条件下的3个关键参数。利用SPICE软件将此参数转化为模拟单粒子效应的扰动源,进而指导电路抗单粒子效应的加固设计工作。通过对一款SRAM的加固设计及辐射试验对比,证明了该方法的正确性和有效性,同时也为以后单粒子效应设计加固提供了依据。     

一种抗单粒子全加固D触发器的设计

采用当前成熟的两种抗单粒子翻转锁存器构成了主从D触发器,在D触发器加固设计中引入了时钟加固技术,对输出也采用了加固设计。仿真对比显示本设计的加固效果优于国内同类设计。     

0.18μm NMOS的重离子单粒子瞬态脉冲的仿真模拟

为了详细地了解纳米MOS电路中单粒子瞬变电荷收集机理,利用ISETCAD软件仿真二维模拟0.18μm NMOS的单粒子瞬态脉冲。通过进行三种不同的电路连接方式和不同的粒子注入位置的仿真,得到了一系列单粒子瞬态电流脉冲(SET)与时间的关系曲线。分析了不同电路连接方式和注入位置对SET的峰值和脉宽的影响。为下一步建立SET的精确模型进行SET效应的模拟做基础的研究。     

一种基于SOI的抗单粒子效应锁相环设计

基于0.5μm SOI工艺,设计了一种具有抗单粒子效应的锁相环。重点对压控振荡器进行抗辐照加固,采用电流源放大器实现。与普通结构相比,提高了锁相环在辐照环境下的稳定性。该锁相环最高输出频率达到80MHz,动态电流为12.23mA,抗单粒子效应能力大于37 MeV·cm2/mg。     

0.18μm工艺下单粒子加固锁存器的设计与仿真

在近年国际上出现的两种记忆单元DICE（DualInterlockedstoragecell）和GDICE（DICEwithguard—gates）基础上，设计了两种抗单粒子加固锁存器，称为DICE锁存器和GDICE锁存器，加工工艺为0.18μm。对这两种锁存器的改进减少了晶体管数量，降低了功耗，增强了抗单粒子瞬态（singleeventtransient，SET）能力。分别对比了两种锁存器的优缺点。建立了一种单粒子瞬态仿真模型。将该模型连接到锁存器的敏感点．仿真测试了这两种锁存器的抗单粒子翻转（singleeventupset，SEU）能力，得到一些对版图设计有意义的建议。通过比较得知：如果没有特殊版图设计，在单个敏感点被打翻时，DICE锁存器和GDICE锁存器的抗单粒子翻转能力比较强：而在两个敏感点同时被打翻时，抗单粒子翻转能力将比较弱。但如果考虑了特殊版图设计。那么这两种锁存器抗单粒子翻转的优秀能力就能体现出来。     

一种基于SOI的抗单粒子效应锁相环设计

基于0.5 μm SOI工艺,设计了一种具有抗单粒子效应的锁相环。重点对压控振荡器进行抗辐照加固,采用电流源放大器实现。与普通结构相比,提高了锁相环在辐照环境下的稳定性。该锁相环最高输出频率达到80 MHz,动态电流为12.23 mA,抗单粒子效应能力大于37 MeV·cm²/mg。     

一种抗单粒子效应的加固技术研究

针对数字波控电路在星载控制电路应用中存在的单粒子翻转效应问题,提出了一种基于DICE单元的双稳态D触发器设计改进,设计了一种能够抵御众多类型单粒子翻转效应的D触发器,并基于该D触发器,结合电路级单粒子加固技术设计了一款串并转换芯片。测试表明,采用改进D触发器结构的波控芯片能够抵御至少80 MeV的单粒子效应事件。芯片峰值功耗不大于10 mA,写入速率不低于10 MHz,功耗为1 mW/MHz。     

改进型抗单粒子效应D触发器

在对抗单粒子效应技术研究的基础上,构造了一种改进型的抗单粒子翻转和单粒子瞬变的主从型边沿D触发器.该D触发器在不影响设计流程的情况下能使得整个芯片都具有抗单粒子效应,并有效改善了以往由于引入抗辐射设计而导致芯片面积大幅度提高的问题.     

两个低开销抗单粒子翻转锁存器

提出了两个抗单粒子翻转(SEU)的锁存器电路SEUT-A和SEUT-B。SEU的免疫性是通过将数据存放在不同的节点以及电路的恢复机制达到的。两个电路功能的实现都没有特殊的器件尺寸要求,所以都可以由小尺寸器件设计完成。提出的结构通过标准的0.18μm工艺设计实现并仿真。仿真结果表明两个电路都是SEU免疫的,而且都要比常规非加固的锁存器节省功耗。和传统的锁存电路相比,SEUT-A只多用了11%的器件数和6%的传输延时,而SEUT-B多用了56%的器件数,但获得了比传统电路快43%的速度。     

基于保护门的纳米CMOS电路抗单粒子瞬态加固技术研究

随着器件特征尺寸的缩减,单粒子瞬态效应(SET)成为空间辐射环境中先进集成电路可靠性的主要威胁之一。基于保护门,提出了一种抗SET的加固单元。该加固单元不仅可以过滤组合逻辑电路传播的SET脉冲,而且因逻辑门的电气遮掩效应和电气隔离,可对SET脉冲产生衰减作用,进而减弱到达时序电路的SET脉冲。在45 nm工艺节点下,开展了电路的随机SET故障注入仿真分析。结果表明,与其他加固单元相比,所提出的加固单元的功耗时延积(PDP)尽管平均增加了17.42%,但容忍SET的最大脉冲宽度平均提高了113.65%,且时延平均降低了38.24%。     

7.3GHz 0.18μm CMOS注入式锁相环电路

给出一种利用0 .18μm CMOS工艺实现的注入式振荡器辅助锁相环.在1.8V电源电压下,电路工作频率为7.3GHz,功耗为15 7m W,跟踪范围为15 0 MHz,锁定时在1‰(7.3MHz)频率偏移量下的相位噪声为- 97.36 d Bc/Hz     

7.3GHz 0.18μm CMOS注入式锁相环电路

给出一种利用0.18μm CMOS工艺实现的注入式振荡器辅助锁相环.在1.8V电源电压下,电路工作频率为7.3GHz,功耗为157mW,跟踪范围为150MHz,锁定时在1‰(7.3MHz)频率偏移量下的相位噪声为-97.36dBc/Hz.