内嵌14位DAC的高速直接数字频率合成器的设计

利用CORDIC算法实现相位幅度的转换;嵌入双路归零编码方式输出、电流源控制开关、14位DAC,成功设计了一种高速直接数字频率合成器.经0.18 μm 6M2P CMOS工艺流片,芯片面积为4.19 mm×3.17 mm,在1 GHz的工作频率下,输出信号在98.6 MHz处,SFDR为68.39 dB.     

一种基于0.35m工艺的高速混合旋转结构DDFS

设计实现了一种基于CORDIC算法和乘法器的直接数字频率合成器。采用混合旋转算法实现相位幅度转换,最高工作频率达到400MHz。在算法级,将DDFS中需要执行的π/4旋转操作分成两次旋转完成,第一次旋转采用CORDIC算法,第二次旋转采用乘法器来完成,同时采用流水线结构来实现累加器,提高整体性能。在晶体管级,采用DPL(Double-pass-transistor logic)逻辑实现基本电路单元,减少延迟提高速度。经0.35μmCMOS工艺流片,在400MHz的工作频率下,输出信号在80MHz处,SFDR为76.47dB,整个芯片面积为3.4mm×3.8mm。     

一种高线性度14位40 MS/s流水线A/D转换器

设计了一个14位40 MHz、100 dB SFDR、1.8 V电源电压的流水线A/D转换器(ADC).采用增益自举密勒补偿两级运放,可在保证2 Vpp差分输出信号摆幅的前提下获得130dB的增益,有效地减小了运放有限增益的影响;同时,采用冗余位编码技术和动态比较器,降低了比较器失调电压的设计难度和功耗.该设计采用UMC 0.18 μm CMOS工艺,芯片面积为2mm×4 mm.仿真结果为:输入满幅单频9 MHz的正弦信号,可以达到100 dB SFDR和83.8 dBSNDR.     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

SFDR高于100dB的14位欠采样循环模数转换器

本文为射频标签(RFID)收发机系统设计了一个高线性,14位357 k采样率的欠采样循环模数转换器。为提高模数转换器的精度,设计中采用了有源电容误差平均(PCEA)技术。并且提出了一种改进的PCEA采样网络,可以消除两个流水级之间的串扰影响。为降低模数转换器的功耗和减小面积,设计采用了运放共享技术,并且去除了采样保持放大级。为补偿不完善的版图设计引入的误差,增加了一个附加的数字校准模块。该模数转换器由180 nm CMOS工艺流水完成,面积为0.65 mm  1.6 mm。在确保SFDR不低于90 dB的条件下,该欠采样模数转换器的输入信号频率高达15.5 MHz;在2.431 MHz输入下,峰值SFDR高达106.4 dB.     

一种高性能14位采样保持电路

设计了一种应用于流水线型模数转换器的14位100 MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC 1.8 V/3.3 V 0.18 μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765 MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9 dB,与传统自举开关相比,提高了16.3 dB。     

国外简讯

1—2GHz SAW带通滤波器 美国Sawtek公司制成一系列SAW带通滤波器,其工作频率范围为1—2GHz。该器件的插损为15—40dB,相对带宽为1—15％,矩形系数可小到1.5:1,带外抑制为30—45dB。一种典型的滤波器有如下的室温特性:中心频率为2005.36MHz,插损为31dB,3dB带宽为124.8MHz,纹波峰-峰值为0.8dB,幅度倾斜度为门1dB,在1500和2500MHz处信号抑制大于或等于30dB。滤波器封装在TO-5外壳内,是制备在128°旋转Y切LiNbO_3基片上的。基片温度系数为-75ppm/℃。     

一种用于带通Σ-Δ调制器的25MHz低功耗开关电容谐振器

介绍了一种运用于带通Σ-Δ调制器的谐振频率为25MHz的低功耗开关电容DD谐振器电路.电路采用了运算放大器共享技术和双采样技术,同时对单元电路进行优化,达到功耗最小化.该谐振器电路采用SMIC 0.25μm混合信号CMOS工艺进行设计,整个电路模块面积仅为0.09mm2.测试结果表明,使用该谐振器电路的带通Σ-Δ调制器工作于100MHz采样频率时,对于信号带宽为1kHz的输入信号,调制器的输出在谐振频率处SFDR约为77dB.整个谐振器功耗为10.5mW.     

一个没有采用校准技术的12位分辨率100兆采样率的流水线模数转换器

本文给出了一个基于0.18um CMOS工艺的12bit 100MS/s的流水线ADC。其中第一级采用了3.5比特结构以降低对电容匹配的要求,采样保持放大器、第一级和第二级均采用了自举开关以改善ADC线性度,后级采用级缩减技术节省了功耗和面积。当输入信号频率为15.5MHz、采样率为100MHz时,该ADC达到了79.8dB的SFDR和10.5bit的有效位数。芯片采用1.8V电压供电,包含输出驱动的总功耗为112mW, 芯片面积为3.51mm2 。     

一种280mW,78dB SNR,88dB SFDR流水线ADC设计

为满足接收机系统的应用需求,采用标准0.18μm CMOS工艺设计实现了一款16 bit高精度高速pipelined ADC,电源电压1.8 V,采样频率120 MHz。为了降低SHA-less结构带来的非线性问题,引入高线性输入缓冲器。测试结果表明,在不明显增加芯片功耗的同时能够实现较高的性能,有效位数达到13 bit。输入信号57 MHz,幅度-1 dBFS时,SNR、SNDR、SFDR分别达到78 dBFS、78 dBFS、88 dB;输入信号313 MHz、幅度-1 dBFS时,SNR、SNDR、SFDR分别达到70 dBFS、70 dBFS、78 dB。     

14-bit 100 MS/s 121 mW pipelined ADC

本文实现了一款低功耗、小面积的高速高精度流水线型模数转换器,可以作为IP核应用于片上系统中。该模数转换器应用了逐级尺寸递减、运放共享等技术来实现低功耗的设计。采用分离的双输入通道共享的运算放大器输入端,从而实现运放共享带来的级间串扰、记忆效应等非线性影响的消除。同时,该模数转换器中采用了动态预放大比较器的设计来减小比较器的静态功耗以及回踢噪声的影响。本设计在SMIC 0.18μm CMOS工艺下流片,实现面积开销为3.1mm2。在采样频率为100MHz,输入信号为2.4MHz的情况下,实现无杂散动态范围（SFDR）为82.7dB,信号噪声失真比（SNDR）为69.1dB。在输入信道达到100MHz的情况下,实现SFDR和SNDR分别为81.4dB和65.8dB。该模数转换器的供电电压为1.8V,功耗开销为121mW。     

基于FPGA的并行DDS结构设计

频率合成器称为电子系统的"心脏",直接数字频率合成器(DDS)相对于传统的频率合成技术具有很明显的优点。然而,存在着输出频率有限、输出杂散严重的问题。用FPGA实现DDS受制于芯片本身运行速度和功耗的影响,因此,基于FPGA实现高速、低功耗的DDS具有重要的意义。主要设计了一种并行DDS结构。相位累加器采用四路并行,并在每一路采用两级流水线结构提高寻址速度。通过查找表与类似于坐标旋转数字计算(CORDIC)算法的角度旋转方法相结合实现相幅转换。最后,采用多相结构实现四路并行输出,得到约-120dB的无杂散动态范围(SFDR)的正交波形。四路并行结构相对于单路DDS,输出信号频谱带宽提高了四倍。     

0.18μm BiCOMS工艺低功耗20GSps采样保持放大器设计

本文介绍了一种能消除共模噪声并抑制偶次谐波的全差分结构开环 20 GSps 采样保持放大器 (THA). 采用CMOS开关和dummy开关实现高速和良好的线性度. 输入缓冲采用交叉耦合对抑制电荷注入和时钟馈通. 输入缓冲和输出缓冲采用有源电感负载增大信号带宽. 电路采用0.18 μm SiGe BiCMOS 工艺实现,电路设计只使用CMOS器件,电源电压为1.8V,芯片核心面积为0.024 mm2. 测试结果显示该THA芯片在20GSps采样速率下对于4GHz正弦输入信号的SFDR为32.4 dB, 三次谐波失真为-48 dBc. 电路有效精度带宽为12 GHz, FOM仅为0.028 mW/GHz.     

一款具有新颖的采样保持电路应用于脉冲式超宽带技术的欠采样型模数转换器

本文提出了一款基于CMOS 0.13um,具有新颖的采样保持电路,应用于脉冲式超宽带接收机的欠采样型模数转换器.本文主要的难点在于实现拥有远远高于奈奎斯特频率的输入信号的欠采样型模数转换器。根据我们的了解,本文是当今第二次提出当采样时钟大约在1.056GHz,输入信号超过4GHz的欠采样型模数转换器。电路设计中,我们提出了一款新颖的采样保持电路,解决了信号幅度的衰减和高频输入信号线性度的问题。一款使用零静态功耗动态失调校准比较器被进一步优化,实现了失调,速度以及功耗的要求。测试结果显示,当采样频率为1.056GHz,输入信号高达4.2GHz时,SFDR 为30.1dB。不包括缓冲器,ADC的功耗为30mW,芯片面积为0.6mm2.ADC的FoM是3.75pJ.     

Maxim推出12位、多奈奎斯特频段DAC

Maxim最新推出MAX19692 12位、2．3Gsps数/模转换器(DAC),该款DAC能够在多个奈奎斯特频带直接合成高频、宽带信号,为高速DAC确立了新的工业标准。MAX19692能够在直流至高于2GHz的频率范围内直接合成高达1GHz带宽的信号。器件提供出众的动态性能,输出频率为1200MHz(工作在第3奈奎斯特频带)时,无杂散动态范围(SFDR)为68dB,比同类产品在此输出频率下的SFDR高出14dB。     

一种基于SiGe BiCMOS的高速采样/保持电路

设计了一种基于BiCMOS工艺的高速采样/保持电路,该工艺提供了180 nm的CMOS和75 GHz fT的SiGe HBT.差分交换式射极跟随器和低下垂输出缓冲器的结合,使电路具有更好的性能.在Cadence Spectre环境下进行仿真,当输入信号为968.75 MHz、Vpp为1 V的正弦波,采样速率为2 GSPS时,该采样/保持电路的SFDR达到62.2 dB,THD达到-59.5 dB,分辨率达到9位;在3.3 V电源电压下,电路功耗为20 mW.     

2.4GHz 0.35μm CMOS Gilbert下变频器

利用0 35μm CMOS工艺实现了一种用于低中频接收机的Gilbert型下变频器.其中,混频器的输出级采用折叠级联输出,射频信号、本振信号和中频信号的频率分别为2 452GHz,2 45GHz和2MHz.测试表明:在3 3V电源电压条件下,整个混频器电路消耗的电流约为4mA,转换增益超过6dB,输入1dB压缩点约为-11dBm.     

基于混合CORDIC算法的高速DDS设计

在详细分析DDS的基础上,针对传统DDS在输出频带范围和输出杂散上的缺陷,提出了一种高速、低功耗的DDS数字电路设计方案。利用相位补偿和相位分路技术,在保持工作频率不变的情况下有效地提高了DDS输出频率,同时采用混合型CORDIC算法实现相幅转换,以优化其在运算速度和相位精度方面的性能。在1.2 V,25 ℃,TT条件下进行仿真,结果表明,当时钟频率为500 MHz时,DDS输出信号SFDR达到88.068 dB。     

一种用于高速高精度A/D转换器的自举采样电路

介绍了一种新型的CMOS自举采样电路。该电路适用于12位100 MHz采样频率的A/D转换器。采用P型栅压自举开关补偿技术,可以有效地克服采样管导通电阻变化引入的非线性失真,提高采样精度。仿真结果表明,采样时钟频率为100 MHz时,输入10 MHz信号,可得信噪失真比(SNDR)为102 dB,无杂散动态范围(SFDR)为103 dB。信号频率达到采样频率时,仍有超过85 dB的SNDR和87 dB的SFDR,满足高速高精度流水线A/D转换器对采样开关线性度和输入带宽的要求。电路采用SMIC 0.18μm CMOS数模混合工艺库实现,电源电压为1.8 V。     

用于流水线ADC的高精度SHA-Less电路

本文提出了一种适用于高速、高精度流水线ADC的无采样保持运算放大器(SHA-less)结构。使用可变电阻带宽修调电路以及MDAC与flash ADC的对称性设计,减少了两种单元电路间的采样误差,通过增加MDAC采样电容复位时钟和独立的flash ADC采样电容技术,消除了采样电容残留电荷引起的踢回噪声。本设计作为14位125-MS/s流水线ADC的前端转换级,基于ASMC 0.35- BiCMOS工艺的仿真和测试结果表明,前端转换级芯片面积1.4?2.9 mm2,使用带宽修调后,125 MHz采样,30.8 MHz输入信号下,SNR从63.8 dB提高到70.6 dB,SFDR从72.5 dB提高到81.3 dB,转换器的动态性能在150 MHz的输入信号频率下无明显下降。