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针对目前广泛应用的低功耗低速嵌入式设备,以减少面积为目标,本文给出一个精简的实现AES加密算法的硬件结构。在字节置换模块的设计中,改进采用查找表的方法而只用组合逻辑实现,采用将GF(28)域中的元素映射为复合域GF(24)来求逆的方法,大量减少资源占用;对混合列计算进行优化设计;最后,采用Altera的Cyclone芯片基于VHDL语言实现AES加密算法,并给出仿真结果。 相似文献
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A compact AES core with on-line error-detection for FPGA applications with modest hardware resources
Uroš LegatAuthor Vitae Anton Biasizzo Author VitaeFranc Novak Author Vitae 《Microprocessors and Microsystems》2011,35(4):405-416
This paper presents a compact, low-cost, on-line error-detection architecture for a 32-bit hardware implementation of the AES. The implemented AES is specially designed for FPGA-based embedded applications, since it is tuned to specific FPGA logic resources. The on-line error-detection is based on parity codes. The parity prediction is implemented in the AES encryption, decryption, and key expansion process. The developed solution has been upgraded to an efficient BIST with a high fault coverage and a low hardware overhead. 相似文献
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针对AES算法的特点,提出一种适用于在FPGA上实现的快速加解密资源共享的AES算法。对传统的AES加解密的s_box进行变换,使用一张查找表实现了加解密过程的资源共享,有效的节省了硬件实现面积。并对AES加解密的列混合变换进行了改进,从而达到资源共享,节省资源。本方案对轮密钥扩展,列混合变换及其逆变换等操作进行了优化处理,并在加密计算及解密计算中对S-盒,列混合变换等关键计算部件进行了复用,并且采用AES轮内流水结果和密钥并行处理,可在一块芯片上同时支持128位、192位、256位三种密钥长度的加解密算法。实验结果表明本设计相比于其他设计具有更高的性能。 相似文献
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王枢 《数字社区&智能家居》2011,(20)
为使AES算法能在低端设备上应用,且适用于十进制数加密,通过对十进制加密原理和随机加密算法的深入研究,发现在AES中加入随机变量,并适当的修改AES,如:将AES中字节移位改为随机算法用字节交换,随机加密部分用字节交换与四种加密运算,可以有效的提高加解密速度。该文的重点也在于此。经检验,该算法加密强度和AES相当,却适应于十进制数的加密。 相似文献
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AES是现有的一种抗攻击能力强、加密速度快以及可移植性好的加密算法。在FPGA上实现AES算法可以更快地处理数据。为了提高整体系统的运行速度,在优化设计中采用全流水的技术来实现算法,并对S-box进行优化。S-box是AES算法中唯一的非线性单元,在进行加密、解密尤其是在字节替换过程时,需要分别执行S-box和逆S-box,一般使用查表来进行操作,这样会占用大量的资源,所以对S-box进行优化是对整个算法优化的最重要的步骤。最终使用Modelsim对设计结果进行仿真然后使用Quartus进行总体综合。 相似文献
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张晓敏 《计算机测量与控制》2021,29(5):204-208
针对大数据加密算法安全性不高,计算效率低等问题,本研究采用双混沌系统结合改进AES加密算法设计出一个混合加密算法,改进AES算是利用仿射变换对(A7、6F)生成新的S盒,采用的双四维超混沌系统是从两个三维混沌系统进行改造而成,然后利用改造后的超混沌系统生成混沌序列,设计出一个分组加密方案,在Hadoop大数据平台上,将双超混沌加密方案和改进的AES算法进行合并;试验表明,本研究的大数据加密算法安全性能高、密钥长度达688 bit,加密解密效率提高2倍以上. 相似文献
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JavaCard应用的许多场合需要对数据进行加解密,而JavaCard处理器大都效率不高,难以有效运行现代加解密算法.AOJCP(Area-Optimized JavaCard Processor)是一款自主设计、基于微码、面积优化、低功耗的JavaCard硬件处理器,本文描述了在其上扩展新一代密钥加密标准AES(Advanced Encryption Standard)的全过程.使用硬件执行128bit AES加密算法只需13个时钟,而pentium III机型上手工优化的AES加密算法最快需要226个时钟.扩展AES硬件模块后,AOJCP加解密速度分别可达25.3和23.5Mbit/sec. 相似文献
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A performance comparison for the 64-bit block cipher (Triple-DES, IDEA, CAST-128, MISTY1, and KHAZAD) FPGA hardware implementations is given in this paper. All these ciphers are under consideration from the ISO/IEC 18033-3 standard in order to provide an international encryption standard for the 64-bit block ciphers. Two basic architectures are implemented for each cipher. For the non-feedback cipher modes, the pipelined technique between the rounds is used, and the achieved throughput ranges from 3.0 Gbps for IDEA to 6.9 Gbps for Triple-DES. For feedback ciphers modes, the basic iterative architecture is considered and the achieved throughput ranges from 115 Mbps for Triple-DES to 462 Mbps for KHAZAD. The throughput, throughput per slice, latency, and area requirement results are provided for all the ciphers implementations. Our study is an effort to determine the most suitable algorithm for hardware implementation with FPGA devices. 相似文献
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在智能卡、PDA等便携式设备中,希望使用面积小的密码芯片。通过对AES算法进行结构优化,有效地减小了硬件实现时的开销。使用Verilog HDL语言设计并在Altera APEX20K器件中验证通过,设计集成了加密/解密模式及所有3种密钥长度,为进一步的VLSI实现提供了FPGA原形验证。 相似文献
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针对浮空器平台在数据传输过程中受到自身处理器性能限制的问题,提出了一种基于轻量型AES加密算法的浮空器平台数据传输方案。首先,方案以AES加密算法为基础,通过寻找轮函数循环的局部最优次数和将状态矩阵行移位变换改为列移位变换实现轻量型AES加密算法;其次,通过字节代换、列移位变换、列混合和轮密钥加四个步骤,设计以七次轮函数循环为核心的轻量型AES加密算法;最后,通过字节填充和矩阵旋转两个操作对过往不同类型的浮空器平台飞行数据进行预处理,并将预处理后的数据作为明文数据源输入对传输方案进行测试和分析,验证了轻量型AES加密算法的安全性和有效性。实验结果表明,该算法与AES加密算法相比,在保证数据安全传输的同时提高了算法运行速度,可以较好地应用于浮空器平台。 相似文献
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设计了一种纯软件的磁盘加密系统,系统利用Windows驱动开发技术,采用AES(高级加密标准:Advanced EncryptionStandard)算法作为磁盘加密算法,在不需要添加额外硬件设备的情况下,实现对磁盘内部数据加密和解密,有效地保护了磁盘的敏感信息。 相似文献
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在与金钱或资产相关的RFID系统中,带有身份认证和密码体制的高档电子标签是必不可少的,同时RFID系统又是资源受限的;把导出密钥的相互鉴别和高级加密标准(AES)算法相结合可以进行身份认证,能够抵抗回放攻击,体现了分级密钥的原则,密码算法也保证了很高的安全性;对AES算法进行工程优化设计,使之能够以很少的资源在8位单片机PIC16F873A中实现,加解密速度可以达到58 kb/s,这在资源受限的嵌入式应用中是非常适合的. 相似文献
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在分析AES算法的基础上,介绍了该算法各模块的设计实现方法,并将加解密运算结构设计为1个统一的结构。通过对密钥生成算法的分析,将3种密钥长度的密钥生成算法进行了可配置设计,使该设计能够实现加解密功能。该设计通过了FPGA仿真验证,与传统设计方案相比大大减小了硬件资源的消耗。 相似文献