2.5Gb/s20位收发器和16×16数字交叉点开关

２．５Ｇｂ／ｓ２０位收发器ＴＱ９５２５是一款单片全集成收发器,其数据率为２．５Ｇｂ／ｓ,有２０位ＴＴＬ发射和接收总线以及完全的Ｔｘ时钟产生,Ｒｘ时钟和数据恢复ＰＬＬ其发射部分接收２０位并行数据（在１２５ＭＨｚ）,变换并行数据到串行数据并在双差分ＰＥＣＬ输出发送数据（见图１）。其接收器通过两个可选择输入接收差分ＰＥＣＬ数据,恢复时钟和数据,变换串行数据到并行数据并以１２５ＭＨｚ速率在２０位并行总线上输出数据。在用户控制下,ＴＱ９５２５将检测光纤通道Ｋ２８．５“Ｃｏｍｍａ＋”字符并执行字校正。ＴＱ９…     

基于SY100E445的4位串行/并行转换器设计

SY100E445是MICREL公司生产的完整4位串行／并行数据转换器。它可支持高达2．5Gb/s以上速率的NRZ数据流操作，而且操作十分简单，使用非常方便。可广泛应用于需要高速数据串行／并行转换的应用场合。文中介绍了SY100E445的主要特点、引脚功能和内部结构，最后给出了一个8位串行／并行转换器的应用电路。     

直接合成方法简化串行数据接收机极限测试

多年来,宽同步并行总线一直是在数字设备之间交换数据的既定的实现技术.但是,定时问题一直"折磨着"较高时钟频率和数据速率的并行总线,严重地限制了它们满足服务器和图形系统中更高速计算结构需求的能力.在过去几年中,串行总线技术的普遍实施变革了计算行业.串行总线只发送一条码流,"自行获得时钟输入",从而消除了与并行技术有关的定时偏移.在串行传输中,同步远不是什么问题,解决了对整体吞吐量的结构限制.结果,串行数据速率已经提高到1Gb/s以上,当前实现方案已经接近3～6Gb/s.但是,随着几千兆位的串行数据速率在数字系统中日益常见,信号完整性、也就是集成电路正确运行必需的信号质量正成为设计人员担心的首要问题.数据流中的一个坏码就可能给指令或交易输出带来巨大的影响.     

采用并行BLVDS串行/解串器的宽带总线方案

美国国家半导体公司(National Semiconductor)目前提供的总线低电压差分信号传输(BLVDS)串行/解串器采用10位及16位的配置。若单独一个串行/解串器不足以应付大量并行信息的传输,只有采用多个并行连接的串行/解串器,才可应付自如,但传输时需受若干限制,例如,时钟至数据的延时便是其中一个问     

RS232到并行数据变换

标准IC可变换RS232格式到8位并行数据（带一个起始和终止位）。整个成本和功耗低于任何可用的标准芯片。此电路（见图1）可做为PC基串行接口（经COMI或COMZ端口）的一部分。电路中,通用定时器ICI用做为时钟产生器,它只在收到申行数据时产生时钟脉冲。数据移位到串行／并行移位寄存器,与每个数据字节（DATA）同时产生一个锁存脉冲（LATCH）,用于并行指定端口。除来自PC的位率设置外不需要初始化。位率等于定时器ICI产生的时钟CL。设置位率‘B’因子值来设置PC的波特率值。ICI所产生的时钟为：置相应因子值为16位格式可编…     

基于FPGA的高速通信系统研究

介绍了以FPGA为核心基于LVDS接口的高速通信系统。系统通过FPGA将并行输入的信号组成特定的串行帧格式,并用LVDS接口发送。电缆驱动器及接收均衡器芯片用于加强系统远距离数据传送的能力,以保证200m同轴电缆的数据传输。系统使用串行同步方式传输,接收端首先通过时钟恢复芯片从串行数据帧中提取同步时钟,然后接收串行数据帧并恢复原信号。系统灵活性强、稳定性高,单路传输逮度高达120Mb／s。     

基于Sklansky结构的24位并行前缀加法器的设计与实现

针对串行进位加法器存在的延时问题,采用一种基于Sklansky结构的并行前缀加法器,通过对并行前缀加法器各个模块进行优化,设计实现了一个24位并行前缀加法器。通过与24位串行进位加法器进行延时比较,结果表明,Sklansky并行前缀结构的加法器,能有效提高运算速度。     

总线时钟结构

大部分并行总线和高速串行总线的区别主要在于发送端和接收端不同的同步方式。由于其很高的复杂性,总线时钟结构成为芯片架构的最主要部分(表1)。●传统的中心时钟并行总线受core-to-bus时钟速度比率的限制●高并行总线会有数据和时钟之间的偏差问题●总线自己拥有“本地“时钟的结构称作源同步结构●源同步总线可以使用以下三种总线时钟结构之一:◎时钟前向(Clock forwarding)-总线专用的,一直运行的时钟信号◎锁定前向(Latch forwarding)-总线专用的,传送数据时才有效的latch信号◎嵌入时钟(Embedded clock)-没有专门的时钟信号,时序信…     

HD-SDI信号的特征及检测方法的提案

所谓数字视频、简单地说就是模拟分量视频的数字化。为了便于数字信号的远距离传输，将并行数据转换成串行数据通过电缆驱动器，由电缆传输给接收端。SDI就是这种串行数据接口的简称。     

设计应用：可控制多种外设的SPI／I^2C总线

虽然现实世界中的信号都是模拟信号，但是越来越多的模拟IC产品通过数字接口实现通讯。微处理器通过几条总线控制周边的设备，比如：模／数转换器（ADC），数／模转换器（DAC），智能电池，端口扩展，EEPROM以及温度传感器。与数据的平行传输接口不同，串行数据通过两条、三条或者四条数据／时钟总线连续地传输比特数据。虽然并行的总线具有传输速度快的特点，但是串行总线具有使用较少的控制和数据线的优点。2线和3线的总线在大多数微处理器上应用于收发数据。     

DS90UR905Q/906Q:24位FPD串并-并串转换方案

NS公司的DS90UR905Q/906Q芯片组是5MHz-65MHz 24位彩色FPD-Link Ⅱ串行化器和串并转换器,能把并行RGB视频接口转换成高速串行接口.该串行总线配置通过消除时钟和数据之间的偏移问题极大简化了系统没计,减少了连接器的引脚数,降低了互连器件的尺寸、重量和成本,并整体简化了PCB的布局.此外,内部DC平衡解码被用于支持交流耦合互联.     

ADI新一代高速互连串行总线及其目标应用

互连设计师正从同步并行总线转移到点对点高速串行链接(带嵌入式时钟和数据).这种转移使很多通信系统设计人员想知道在串行和并行互连之间进行选择时如何折衷考虑.本文通过详细分析新一代高速互连串行总线和其目标应用给出了答案.     

数据通信总线技术的现状与未来发展趋势

文章结合中兴通讯ZXR10数据产品中通信总线实际应用情况,阐述了各种数据通信总线的工作时钟频率范围、带宽范围以及它们各自的优势和缺陷.文章认为并行总线由于自身缺陷,已经不适合进行高速传输,高速串行点对点连接将代替传统的并行接口;数据交换也不再是简单地通过驱动电路和并行数据线进行,而是通过特殊的串行高速总线连接;传统的在一条总线上同时挂载多个设备的模式正逐渐消亡,总线功能已被一个集中式的交换模块取代,而交换模块和各个设备都是通过高速串行点对点的方式进行连接.     

AT24系列存储器数据串并转换接口的IP核设计

AT24系列EEPROM芯片是基于I^2C（Inter-Integrated Circuit）总线协议而设计的。该存储器与微处理器通信，需要把串行数据转换成并行数据，或把并行数据转换成串行数据后，通信过程才能进行。介绍和VHDL语言设计该存储器数据串并转换接口的IP核，从而通过硬件（FPGA或其他可编程芯片）实现AT24系列存储器与8位微处理器之间的并行通信。     

基于JESD204B协议的并行加解扰电路

针对串行加解扰电路存在功耗大、数据处理速度慢、串行扰码需要较高时钟频率等问题,提出了一种基于JESD204B协议的新型并行加解扰电路,通过由矩阵推导出的算法实现32位数据并行加扰/解扰。使用Verilog HDL对电路进行RTL级设计,并通过Cadence公司的NCVerilog软件进行验证。结果表明,该电路能够正确实现加解扰功能,并且可以使用312.5 MHz的时钟处理10 Gb/s的数据。采用65 nm CMOS工艺制作样片,测试结果表明,该电路符合设计要求。该加解扰电路对于高速数据通信芯片的自主可控设计与实现具有重要的参考价值。     

高级抖动溯源分析方法

抖动是数字系统的信号完整性测试的核心内容之一,是时钟和串行信号的最重要测量参数（注：并行总线的最重要测量参数是建立时间和保持时间）。     

利用C8051F020的SMBus实现时钟／日历芯片读取

介绍了用C8051F020自带的SMBus接口来实现对时钟／日历芯片进行读取的方法。本设计所使用的时钟／日历芯片Philips公司的PCF8563。这是一款低功耗的CMOS实时时钟／日历芯片，它的所有地址和数据都通过I^2C总线接口串行传递。     

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1 PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.     

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1 PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.     

3S90UR905Q／906Q：24位FPD串并-并串转换方案

NS公司的DS90UR905Q／906Q芯片组是5MHz-65MHz24位彩色FPD-LinkⅡ串行化器和串并转换器，能把并行RGB视频接口转换成高速串行接口。该串行总线配置通过消除时钟和数据之间的偏移问题极大简化了系统设计，减少了连接器的引脚数，降低了互连器件的尺寸、重量和成本，并整体简化了PCB的布局。此外，内部DC平衡解码被用于支持交流耦合互联。