利用SSE2指令构造随机数生成器

异或移位随机数生成器是Marsaglia于2002年提出的周期为2k-1且适合32位CPU快速实现的随机数生成器,其中k为32,64,96,128等。近几年,通用CPU技术有了较大进展,例如单指令多数据技术和多级流水线等。文章利用第2代单指令多数据流扩展指令设计了一类基于128比特面向软件实现的随机数生成器。这类新的生成器与异或移位随机数生成器类似,但是它可以充分利用CPU的新特性。其反馈逻辑更适合流水线处理,速度较不使用SSE2指令约有2倍的提高,同时其输出序列的随机性与异或移位随机数生成器类似。     

8位RISC MCU Core设计

本文介绍基于RISC体系结构的微控制器IP核－－RJSCMCU Core的设计与实现。主要包括指令集分析、指令译码与控制器的设计。RISCMCU Core规则的指令格式缩减了译码单元规模;优化设计的时序控制逻辑,使取指部件与执行剖件同时工作,实现了二级流水线,达到单周期单指令（程序转移指令例外）的执行速度。RISCMCU Core用可综合的Verilog HDL描述,按设计流程进行各级仿真验证,最后在Verilog XL上完成系统级指令测试。     

高性能嵌入式CPU特殊指令单元的设计与实现

为了增强嵌入式CPU处理复杂运算的能力,加入特殊指令--乘积累加指令MAC和置换指令PERM.MAC用于提高CPU执行数字信号处理运算的效率,PERM用于增强加密、解密的运算性能.在集成电路设计过程中,运用了硬件资源共享、完全流水线、时钟控制等技术,使得整个运算单元在不增加过多芯片面积的条件下达到高性能、低功耗的设计指标.采用这种设计,在进行信息安全、多媒体处理时可以大大提高CPU的运算效率.     

基于SystemC的ISS与软件调试器集成方法分析

讨论了在SystemC环境下进行SoC的系统级建模过程中处理器模型与调试器的集成方法。分析了两者之间的通信连接方法以及如何保证调试器对模型运行的正确控制以实现周期精确的要求。所提出的通信连接方法都是以调试器与系统模型为两个独立的操作系统进程为前提的,这符合大多数仿真环境的要求。对系统模型与调试器接口部分的结构进行了分析,针对指令流水线造成的单指令运行与时钟周期的同步问题提出了相应的解决方案。     

一种SOC微处理器IP核的优化设计

该文提出了多种改善微处理器设计的优化方法.在系统结构上,采用四级流水结构,改善了微处理器的执行效率;为了解决数据相关问题,采用了bypass技术,并进一步提高了流水线的效率.在CPU结构上,采用纯组合逻辑电路和改进的ALU算法,来提高处理器的速度.最后,对该CPU核完成了仿真和综合,并在FPGA上成功地实现.实验结果表明设计的SOC处理器在指令上与通用的PIC16C57的处理器兼容,而执行效率为其4倍,系统时钟可达到40MHz以上.     

基于Petri Nets 的ASIP 流水线研究

探讨了将CPU中流水线用PetriNets模型进行描述设计的一种方法，为了分析验证PetriNets流水线模型描 述的正确与否，搭建了一个用verilog语言实现的模型CPU运行环境，该CPU的CU单元用PetriNets描述，对其做了仿 真验证，对这项研究的可行性进行了验证，为以后进一步研究提出了一个可行的指导思想。     

基于VLIW体系结构的DSP寄存器堆的设计

在研究了基于VLIW体系结构DSP的特点基础上,通过对寄存器堆的组织结构、组成单元、功能实现等方面的分析,提出了该结构寄存器堆的设计方案。该方案实现了多组数据的正确并行读写操作,满足了VLIW体系结构的CPU对多数据流处理的要求。该方案针对VLIW体系结构采用流水线操作、条件执行的特点,通过对写入数据分别采用写控制信号的方法,实现流水线阻塞和指令的条件执行。由于VLIW体系结构具有很多共性,该方案可以根据具体的硬件进行修改,具有很好的可移植性。     

飞机空战仿真中机动指令生成器设计

针对大规模空战体系对抗仿真研究过程中飞机运动仿真所需的3自由度质点动力学模型，分析了机动指令生成器设计原理，并以指挥自动化系统给出的航路导引指令为例，建立了航路飞行机动指令生成器数学模型。最后给出了1个飞机在航路导引指令要求下的飞行仿真算例。正确的仿真结果验证了指令生成器数学模型的合理性。机动指令生成器能够完成仿真任务，从而将在飞机飞行仿真中得到广泛应用。     

单周期8位微控制器的时序及流水线设计

分析传统8051微控制器的时序设计可以发现,在12个时钟周期的机器周期架构中存在着巨大的浪费,多数指令被强制去执行哑周期。利用并行技术及流水线技术设计了一个全新的单周期8位微控制器,并详细设计了单周期实现时序及两级流水线技术,最后与传统8位微控制器进行了计算性能对比,可以看出其执行速度比标准8051平均提高10倍左右。     

应对密钥攻击的低成本RFID改进安全协议

针对低成本RFID协议中攻击者仅需要对截获信息进行特定的异或运算,并采用穷举运算即可分析出标签密码信息的漏洞,提出了一种应对密钥攻击的改进型安全协议.在发送端将协议中标签的随机数与标签识别码的随机函数值进行异或运算来加密传输,以免被攻击者窃取,在服务器端通过相关反运算,与服务器保存的标签EPC随机函数值进行异或运算,获取本次通信的随机数,并与服务器密钥进行数值运算,判断认证是否成功.结果表明:该协议切实可行,同时能抵御窃听、重放、跟踪、阻断、模拟等多种攻击,并且该协议对存储空间和计算能力等方面的要求更低,适合低成本标签使用.     

Method Based on Time Randomization to Resist Fault Sensitivity Analysis

A fault sensitivity analysis (FSA)-resistance model based on time randomization is proposed. The randomization unit is composed of two parts, namely the configurable register array (R-A) and the decoder (chiefly random number generator, RNG). In this way, registers chosen can be either valid or invalid depending on the configuration information generated by the decoder. Thus, the fault sensitivity information can be confusing. Meanwhile, based on this model, a defensive scheme is designed to resist both fault sensitivity analysis (FSA) and differential power analysis (DPA). This scheme is verified with our experiments.     

Ultra-high speed random bit generation based on Rayleigh feedback assisted ytterbium-doped random fiber laser

In this paper, we propose an ultra-high speed random bit generator without the time-delay signature based on an ytterbium-doped random fiber laser(YRFL) with Rayleigh scattering feedback. The spectrum of the YRFL has a relatively broad bandwidth(0.35 nm) and the lasing temporal intensity shows random fluctuations without cavity induced time-delay signatures(TDS),which are essential for ultra-high speed random bit generation. The chaotic signal and its time-delayed signal sampling at40 Giga samples per second(GS/s) are converted to digital 8-bit signals. By selecting 5 least significant bits from each 8-bit digital signal and using bitwise exclusive-OR operation, we experimentally achieve 200 Gbps physical random bit generation based on ytterbium-doped random fiber laser with the verified randomness. The combination of broadband emission and free of TDS makes random fiber lasers new promising sources for high performance random bit generation in a simple and compact configuration, which has a great potential in cryptography and secure communication applications.     

高性能可重构DSP处理器的数据通路设计

介绍了高性能定点可重构DSP处理器的数据通路设计。该数据通路以功能强大的16位定点计算单元为基础,搭建起高速16位数据处理平台;并能以单指令流多数据流的方式灵活支持多维向量运算;通过重构的方法有效地支持了32位数据处理。     

Feig DCT算法的矩阵分析与改进

离散余弦变换(DCT)是图像处理领域广泛使用的一种变换方法,其中,Feig的2D DCT算法被认为是需要加法和乘法操作次数最少的.为了加深对Feig算法的理解和进一步提出更好的快速算法,首先使用简单的矩阵分解理沦来得到Feig的算法和另外3种不同形式的矩阵分解;然后,对Feig的Scaled-DCT算法做进一步研究,消去了其中隐含的49个求相反数的多余操作,并使其结构更加规整,以适合于SIMD和VLIW结构.     

A new parallel algorithm for image matching based on entropy

0　ＩＮＴＲＯＤＵＣＴＩＯＮＣｏｍｐｕｔｅｒｖｉｓｉｏｎｔａｓｋｓｒｅｑｕｉｒｅａｎｅｎｏｒｍｏｕｓａｍｏｕｎｔｏｆｃｏｍｐｕｔａｔｉｏｎ ,ｅｓｐｅｃｉａｌｌｙｗｈｅｎｔｈｅｄａｔａｉｓｉｎｉｍａｇｅｆｏｒｍ ,ｄｅｍａｎｄｉｎｇｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅｃｏｍｐｕｔｅｒｓｆｏｒｐｒａｃｔｉｃａｌ,ｒｅａｌ ｔｉｍｅａｐｐｌｉｃａｔｉｏｎｓ .Ｐａｒａｌｌｅｌｉｓｍａｐ ｐｅａｒｓｔｏｂｅｔｈｅｏｎｌｙｅｃｏｎｏｍｉｃａｌｗａｙｔｏａｃｈｉｅｖｅｔｈｅｌｅｖ ｅｌｏｆｐｅｒｆｏｒｍａｎｃｅｒｅｑｕｉ…     

一类组合随机数发生器的周期分析

讨论几个乘线性同余发生器的线性组合,给出乘线性同余发生器的一种组合形式,然后分析得到组合发生器的周期公式d=1 cm{d1,d2,…,dT}是各个发生器周期的最小公倍数,同时给出了系统的数学证明.     

宽带混沌激光实现高速随机数的产生

报道该课题组基于宽带混沌激光实现高速随机数产生的最新研究成果.利用外光注入反馈半导体激光器产生带宽为16.8 GHz的混沌激光作为物理熵源,经比较、触发实现对混沌信号1位模数转换,硬件产生速率达2.87 Gbit/s的随机数.实验研究了通过8位模数转换提取1 Gbit/s随机数的实现方案.为突破电子器件带宽限制,实现了与光通信网络信号直接兼容加密,提出并证实了基于宽带混沌激光实现速率高达10 Gbit/s的全光随机数产生方案.上述方案产生的随机数全部通过美国国家标准与技术研究院(NIST)及国际通用随机数检测程序(ENT)的测试.     

二维DCT在MVP上的并行实现研究

DCT是一种被广泛应用于图像压缩编码中的正交变换。DCT的运算量极大,因而在一些高速或实时场合,能否快速实现DCT就成为一个关键因素。TMS320C80(MVP)作为新一代可编程的通用数字信号处理芯片,它支持SIMD和MIMD两种并行模式。文中描述了DCT的快速算法和TMS320C80的基本结构及特性,并详述了并行实现的策略,对两种并行模式的加速比作了比较,然后选用了一种高效算法,在TMS320C80上实现。并对结果进行了理论上的分析,证明能满足实时性的要求。     

数字光纤通信系统DMI码编码器设计

研究了数字光纤通信系统中DM I码编码器的设计方法,设计采用分频器将20 MHz的时钟源分为32kHz和64 kHz的时钟频率;采用伪随机码产生器在32 kHz时钟频率作用下发生伪随机码(PN码),使DM I编码器将接收到的伪随机码进行编码,并在64 kHz时钟频率作用下输出DM I码。从而实现DM I编码,并获得了良好的仿真效果。     

PLC随机数发生器程序研究与设计

为了在PLC中实现随机数发生器，满足随机模拟控制的需要，分析了常见随机数的数学方法．设计程序证实乘同余算法效率稍高，说明了基于PLC的随机数发生器的特性．根据控制需求，设计子程序程序结构实现随机数的随用随调，完成并给出关于16位、32位及固定数值范围随机数发生器的PLC程序，指出随机数发生器程序设计应基于对随机数性能的需要．