基于闪存的图像存储系统设计

针对硬盘存储图像速度慢、可靠性差的弊端,分析了以Flash作为存储介质的可行性,提出了一种基于闪存Flash的存储系统设计方案.利用并行与流水线技术相结合,有效提高了存储容量和操作速度.整个存储系统利用FPGA控制读、写、擦除以及坏块识别的逻辑时序,利用单片机管理无效块,建立有效块表.实现了对高速大容量图像数据的存储操作,满足了实际应用中高速相机的需求.     

大容量高速数据存储与地址管理方法

针对单片闪速存储器FLASH容量小、存储速度慢的缺点,提出一种利用FLASH实现大容量高速阵列存储系统的设计方案;根据FLASH存储器芯片结构特性,采用位扩展、并行总线及多通道流水线存储技术提高了存储容量与存储速度,并且实现了对存储阵列的无效块识别与有效块表的建立,在存储过程中各个模块对其有效块地址进行独立管理,保证存储系统的稳定性和高效性;通过试验验证按此方法实现的存储系统存储速度可达到64MB/s,存储容量能达到32GB,用相对小容量、低速的FLASH存储器构建了大容量高速阵列存储系统。     

基于闪存的固态存储器的数据管理

提出了一种用于航天器的高速大容量固态存储器数据管理方案。存储器基于NAND型FLASH芯片,采用并行扩展及流水线操作的技术。向存储区加载一簇有效数据后,系统立即向每簇的空余区加载该簇的使用状态信息,保持了多簇数据连续写操作的流水线顺序,从而保证了系统的平均输入高速率。根据簇使用状态信息在内存中建立的簇分配表,系统实现对存储区高速灵活的管理。编程和擦除过程中新出现的无效块,将通过硬件电路自动标记并旁路。     

高速大容量固态存储器设计

为满足信息的高速大容量存储需求,提出基于闪存(FLASH)的固态存储器设计方法。介绍FLASH的结构、存储操作的实现方法和高速存储等相关技术。以通用串行总线和现场可编程门阵列(FPGA)可编程设计为基础,通过FPGA对多片FLASH的编程控制实现高速大容量存储。仿真结果证明,该方法能实现80 MB/s的数据记录速度和20 MB/s的数据回放速度,以及256 GB的存储容量。     

基于汉明码校验的AES数据加密记录器设计

以FPGA为硬件设计平台,实现AES数据加密记录器,重点讲述了AES算法的FPGA实现。利用MATLAB软件完成算法的密钥扩展及S盒设计,使其在硬件中的设计简化为查表操作;整体算法的设计采用流水线技术,提高了加密速度。同时,设计了汉明校验码解决由于NAND Flash位翻转经加密后带来的误码扩散的问题,将最后的纠错工作设计在计算机上完成,降低对硬件读数的影响,同时提高了系统的可靠性,该设计具有一定实用价值。     

基于FPGA的高速数据采编器的研究与设计

文章介绍了基于FPGA的高速数据采编器的硬件及逻辑上的研究和设计;硬件上,采用时钟管理芯片的一分三时钟以保证高速AD采样的一致性,LVDS传输加入电缆均衡器的设计,使数据传输距离延长到10m以上,数据信号更加稳定可靠;逻辑上,采用双系统时钟以提高设备的工作稳定性和可靠性,并对A/D采样数据进行重组,并发送给记录器进行存储,单路数据传输速度为59.4MByte/s;该数据记录器已通过温度循环试验、高温老练试验、电磁兼容试验、振动试验等,性能稳定,能够实现数据的高速可靠采样,完全满足工程实践的要求。     

弹载固态记录器高速存储体系结构设计

为满足飞行器遥测中存储设备大容量、高带宽、易于扩展的要求,研究提高大容量存储器存储访问速度的方法,基于流水线并行存储技术,设计一种新的固态记录器高速存储体系结构。对其存储速度进行分析,结果表明理论最高写入速度可达300 MB/s,在某弹载回波存储器中能实现200 MB/s的数据存储,飞行试验结果也验证了该存储体系结构具有较高的可靠性。     

超大容量高速存储技术研究

本文提出了一种实现超大容量高速数据存储的方案,采用模块化设计思想,实现了存储容量的灵活扩展,采用分页并行存储的方式提高存取速度,实现了对FLASH存储器中无效块的识别及多块FLASH读取操作时的地址管理.     

ZYNQ与NVME协议的模块化存储系统设计

随着技术的发展，传统的机械硬盘和SATA SSD等存储设备已经不能满足高速以及大存储容量的使用需求。本文基于Xilinx公司的ZU19EG芯片，采用模块化设计理念，提出了一种基于NVME协议的高速存储方案。该设计由ARM端获取数据块信息后构造和解析NVME协议，PL端完成底层驱动实现数据缓存以及与NVME SSD的数据交互，通过PS与PL端的配合完成NVME SSD的数据写入和读出。该设计可实现72.4 Gb/s的写入速率、50.4 Gb/s的读出速率以及最大40 TB的存储容量。     

一种小体积高速数据记录器的设计与实现

介绍了一种小体积、高速数据记录器的总体设计方案.采用Flash作为记录器的存储介质,由于其较低的写入速度不能满足设计需求,为了解决记录器在小体积下实现高速存储的关键问题,提出了四种Flash页编程的方式,估算了各个方式的平均写入速度.最后确定了Flash采用交替双平面页操作方式,其有效提高了存储速度,达到了任务的要求.     

基于Flash的高速数据记录器的研究与设计

介绍了一种基于Flash的高速数据记录器的实现方案;采用了双片选、交替双平面编程技术,并对视频数据进行总线拓宽,采用双口RAM存取无效块地址的方式,从而整体提高了存储的速度,突破了存储芯片的瓶颈,成功实现以66MB/s的速度实时存储视频数据,完全满足速率为59.6MB/s数据的写入要求;采用LVDS驱动及解串芯片相配合,并对传输线进行阻抗匹配,有效保证了信号数据的可靠接收和存储;该数据记录器已通过温度循环试验、高温老练试验、电磁兼容试验、振动试验等,性能稳定,能够实现数据的可靠存储,完全满足工程实践的要求.     

弹光调制高速大容量存储系统

为有效解决弹光调制(photoelastic modulation)傅里叶变换光谱仪数据采集速度高、存储容量大的问题,提出了一种基于FPGA和SDRAM相结合的高速数据存储方案.该方案在分析SDRAM的工作时序和系统各功能模块的基础上,在Xilinx ISE 12.4的开发环境中,利用Verilog硬件描述语言编程,对数据的高速存储进行了设计输入和仿真验证,实现了SDRAM的突发全页传输模式,读写速度达到了100MHz,存储容量为64M,通过设计存储控制板实现了硬件测试,验证了该设计的可行性和准确性,实现了弹光调制傅里叶变换光谱仪高速大容量数据存储.     

一种可灵活扩展的高速存储系统的文件管理协议

在整个高速存储系统的实现中,文件管理技术对数据记录速度及数据索引和提取速度起着至关重要的作用。目前文件管理系统分为自定义的文件系统和通用的标准文件系统,该文件管理协议融合了自定义文件系统的高带宽性能以及标准文件系统的存储容量和速度的灵活扩展性,并且具有良好的用户体验。经测试,存储容量为12T时,数据采集传输速度可达到6.4 Gbps,数据回放速度可达到7 Gbps;而在其他条件相同情况下,该文件管理系统可以灵活扩充存储容量和存储速度,数据回放速度预估可达8 Gbps。     

基于USB3.0的高速数据传输电路的设计

针对大容量数据记录器与外围计算机之间的数据通信时间长速度慢的问题,借助USB3.0接口良好的向后兼容性、易于使用性、可热插拔性、传输速度快等特点,设计了以FPGA为主控单元,DDR2SDRAM作为高速大容量缓存,USB3.0接口作为与计算机进行数据通信接口的高速数据传输电路系统;采用外接I2C接口的EEPROM作为USB3.0接口芯片的启动方式;通过专用的线性稳压器为DDR2提供稳定的参考电压和吸收电流;最后详细介绍了USB3.0接口芯片的固件程序配置和FPGA控制模块的逻辑设计;实验测试结果表明,通过USB3.0接口该系统数据传输速度达到149.29M/s,且数据传输可靠。     

纠字节错的主存储器系统的设计

纠字节错编码技术在主存储器中的应用,是提高主存储器系统可靠性的重要措施之一。本文所介绍的是用于大型机的主存储器系统,其存储容量为5M字(32MB),信息流量为320MB/s。其突出特点是具有纠单字节错的能力,采用双端口存储模块,按流水线方式设计。文中给出了主存储器系统的总体逻辑设计。SbEC—DbED纠单字节错编码设计,并进行了效能分析。     

基于PCI总线流水式高速数据采集系统设计

目前基于PCI总线的高速数据采集系统，大多采用高速A／D、CPLD或FPGA、FIFO或双端口RAM以及通用PCI接口来设计，其通用性、灵活性差，不能很好地发挥PCI总线的性能。针对这些不足，在分析了流水线技术特点的基础上，论述了采用流水线技术设计基于PCI总线高速数据采集系统的方法。按该方法设计的数据采集系统，可以达到很高的数据采集速度和数据传输速度，并具有很好的通用性和灵活性。     

eMMC高速阵列双备份智能存储系统

针对传统存储器使用单份eMMC进行存储时存在的传输速率较低、可靠性较差和智能化水平较低等问题，设计了一种基于eMMC高速阵列双备份智能存储系统。通过将4片容量为64 GB、型号为KLMCG8GESD-B04Q的三星eMMC芯片分成两份组成阵列，采用并行操作方式进行双备份存储。同时加入了断电续存的功能，即使出现系统偶然瞬时断电，也不会出现已存储的数据被覆盖的问题。试验测试与数据分析结果表明，该系统写入速度为152 MB/s,读出速度为83 MB/s,存储容量为118 GB。即使在有限数量eMMC失效的情况下，存储器仍能满足航天飞行记录器的各项技术指标要求。     

改进OR1200 CPU流水线的设计

流水线是制造高性能CPU的关键技术,目前被广泛研究的OR1200是一款带有四级流水线的免费开源CPU. 为了提高流水线的效率,针对OR1200没有设计访存流水段,流水线会暂停等待加载存储类指令这个问题,在LSU操作即访存操作模块,为OR1200增加了访存流水段,设计了冒险检测和旁路单元,因此CPU在访存阶段不需要暂停,从而使OR1200变为真正的五级流水线CPU;另一方面,当需要用加载指令加载数据的时候,会导致加载类数据冒险问题,为了解决此类冒险,设计了数据有效信号Tag,用来控制流水线暂停,对乘法计算、访存阶段以及其他不能在执行阶段得到结果的运算作流水线暂停判断,以等待数据的获取. 通过实验仿真证明,Tag信号暂停流水线一个时钟后会把数据反馈回去,成功解决了必须暂停数据相关问题的暂停判断问题.     

基于FPGA和AD7667的16路采编传输系统设计

设计了一种可对现场数据进行实时数据采集、调理、存储、传输以及显示分析等功能的测试系统。系统以FPGA为主控单元,通过对16通道模拟开关进行选通,控制AD7667将模拟量转化为数字量,通过内部FIFO对数据进行缓存,然后通过422接口芯片以差分传输的方式将数据传给数据记录器进行存储,上位机软件通过USB单片机CY7C68013发送指令来控制系统工作的几种状态,包括系统复位、启动测试以及停止测试,同时上位机软件对读取回来的数据进行了分析。测试结果表明,本系统可以完成对16路高温压力传感器信号进行高精度、高可靠性的采集,采样速度最高可达1 MSPS,系统已配合数据记录器成功应用于某型号航天飞行器设备中。     

AVS反扫描、反量化和反变换模块的一种优化设计

根据AVS标准中的反扫描、反量化和反变换算法特点提出了一种用于AVS解码芯片中的反扫描、反量化和反变换硬件模块的设计方案,该设计以宏块为单位进行操作,便于集成到整个解码芯片的流水线中。同时,在宏块内实现了8×8子块的流水线操作并进行了优化,在反变换中用RAM代替寄存器堆进行转置操作。综合结果表明,该设计在获得了较高处理速度的同时节省了大量的寄存器和选择器资源。