多码率并行LDPC编码器的设计与实现

空间数据系统咨询委员会标准推荐了可应用于深空通信的准循环低密度校验码.但为了在同一系统实现码率可选择LDPC编码器,并解决低速率串行编码问题,该文设计并实现了多码率并行LDPC编码器的FPGA方案.根据该码的结构,设计了改进的串行和并行转换模块来保证正确地编码,并合理安排生成矩阵的存储结构和数量,以便编码通过简单的地址控制完成多码率选择编码.经分析和验证,该编码器在不增加单一码率编码资源前提下,能分别按所选码率完成不同码率编码.     

基于光正交码构造的准循环LDPC码

基于光正交码的特性,该文提出了一种准循环LDPC码的构造方法.首先由光正交码构造满足参数要求的初始矩阵,然后再根据该文提出的公式和准循环LDPC码的特性来确定移位参数矩阵,最后用全零矩阵、循环移位矩阵填充移位参数矩阵,这样就可以得到一个不含长度为4和6的环路的校验矩阵.仿真表明,该方法构造的准循环LDPC码在加性高斯通...     

一类广义RA码的优化设计方法

由重复器、交织器、组合器和广义累加器组成的广义系统RA码,采用低密度奇偶校验码(LDPC码)的置信传播译码时,码性能受稀疏校验矩阵的小环影响大,而稀疏校验矩阵由编码器的结构决定。该文根据置信传播译码的无环要求,通过重复器、交织器、组合器和广义累加器的联合优化设计,给出了无4环的广义RA码的奇偶校验矩阵设计方法。研究结果显示,该方法实现简单,实用性强,设计的广义RA码编码增益大。     

基于PEG-QC算法的LDPC码校验矩阵的构造

通过分析LDPC(Low Density Parity Check)码树图、PEG(Progressive Edge-Growth)算法和准循环LDPC码的特点,提出了一种将PEG算法和准循环矩阵相结合来构造LDPC码校验矩阵的新算法.在该算法中,首先利用PEG算法构造基矩阵,再用文中提出的移位参数公式和准循环LDPC码结构特点来构造循环置换矩阵;然后利用循环置换矩阵和全零矩阵对基矩阵进行扩展,从而得到围长至少为8的准循环LDPC码校验矩阵.该算法综合了PEG算法和准循环码的优点,纠错性能总体上好于PEG算法,在相同的码参数条件下的硬件实现比PEG算法简单,且参数选择具有较大灵活性.     

达到最小汉明距离上界的准循环GF(q)-LDPC码

为了构造在瀑布区和错误平层区都具有良好性能的多元低密度校验(LDPC)码,提出了一种提高多元准循环(QC)LDPC最小汉明距离的构造方法.针对列重为2的QC LDPC码,证明了其最小汉明距离的2个上界,并提出了一种支持线性复杂度并行编码的基矩阵设计,给出了构造原则.根据该原则构造出的QC LDPC码可达到其最小汉明距离上界,且具备并行线性编码的优点.仿真结果表明,该码在瀑布区域具有良好的性能,同时具有较好的错误平层特性.     

基于随机交织的分布式信源编码的实际设计

提出一种基于低密度奇偶校验（LDPC）码和随机交织器的对称Slepian-Wolf编码的实际设计方案.与已有方案不同,该方案对于具有相同速率的信源节点可以采用相同的LDPC编码器,只须通过不同的随机交织器就可以进行区分,使得系统的实现复杂度明显降低,尤其是在节点数量较大的情况下.该方案运用渐进边增长（PEG）算法对LDPC码的Tanner图进行优化,而在译码端利用信源之间的相关性进行联合迭代译码.在2、3个相关信源以及单个信源的特殊情形下的仿真结果表明,对于相关的非均匀信源,该方案在性能上优于已有方案.     

LDPC码稀疏校验矩阵的重建方法

针对LDPC码识别过程中的稀疏校验矩阵重建问题,研究并提出了3种算法。在分析和比较LDPC码与一般分组码识别模型的基础上,将LDPC码的识别问题定义为寻找码字对偶空间下某组稀疏基的数学问题。通过以校验向量行重作为优化对象,先后设计和实现了了2-阶行间线性变换、p-阶行间线性变换、线性关系有限穷举的3种矩阵稀疏化算法,力求实现无误码条件下对适度码长长度LDPC码校验矩阵的有效重建。测试结果表明,该算法适用于包括802.16e、802.11n、DVB-S2、GJB7296、GB20600在内的多种LDPC码标准。     

一种LDPC码双向图环路检测新算法

对一种计算通信网节点间全部路由的逻辑代数化算法进行改进,提出一种LDPC码双向图环路检测新算法.算法遵循逻辑代数运算规则,由LDPC码校验矩阵构造双向图的邻接矩阵,并对邻接矩阵中行与行之间进行整合与删除运算以及部分元素的修正运算,对于码长为n,信息位为k的LDPC码只需(n-1)×k次整合和删除运算及k次元素修正运算,就能得到该双向图中所有的环路.通过算例详细说明算法的计算过程,并验证其正确性和合理性.     

基于LDPC码的安全可靠通信方法研究

LDPC码是一类由校验矩阵确定的线性分组码,具有逼近香农限的纠错能力。该文基于纠错码的对称密码体制以及性能等价编码矩阵提出了一类基于LDPC码的安全通信方法,该方法在几乎不改变通信可靠性的情况下,极大地提高了系统的抗截获能力。编码矩阵可以使线性分组码的生成矩阵或校验矩阵。该文通过构造大量性能等价的编码矩阵,以及通信时收发双方同时随机改变编码矩阵的方法来提高通信系统的抗截获能力。另外,由于这些性能等价的编码矩阵产生的LDPC码不仅具有相同的编码参数和可靠性,而且具有非常强的纠错能力,因此该方案是一种安全可靠的一体化通信方法。     

一种改进的LDPC码与卷积码级联方案

给出一种改进的LDPC码与卷积码级联方案.LDPC码编码利用消除四环的下三角校验矩阵进行线性编码,在实现快速编码的同时保证较好的性能.在级联系统中,LDPC码采用由短码交织而成的长码,可实现并行译码,获得接近长码的性能.整个方案实现起来复杂度较低、时延小.仿真结果表明在小信噪比状态下,其性能明显优于RS码和卷积码的级联系统.     

卫星VCM数传高效低功耗LDPC编码器

随着空间探测任务需求愈加复杂,卫星有效载荷传感器精度不断提高,星地链路传输数据量大幅增加.为满足近地轨道(low Earth orbit,LEO)卫星可变编码调制(variable coding modulation,VCM)数传系统对高通量、低功耗、高可靠性信道编码应用需求,提出了一种基于第二代数字视频广播(the ...     

仿射置换矩阵结构下的高性能SC-LDPC码

空间耦合(SC)低密度奇偶校验 (LDPC)码的卷积结构在带来卷积增益的同时也引入了记忆结构。对于采用滑动窗译码的SC-LDPC码,前面的译码错误信息会影响后面的译码,尤其是对耦合长度较长的SC-LDPC码,容易引起误码扩散。因此,SC-LDPC码比传统的LDPC块码对结构设计的要求更高。为了提高设计空间和性能,提出用仿射置换矩阵(APM)替代传统的循环位移矩阵构造SC-LDPC码。通过实验发现并证明了APM-LDPC码结构具有全环和非全环现象,且非全环现象仅出现在APM-LDPC码中。应用非全环现象构造的APM-SC-LDPC码能显著降低短环数量和误码平层,在瀑布区有明显优势。     

一种适于实时语音纠错编码的LDPC码

设计了一种适于对声码器输出码流进行前向纠错编码的半规则化低密度奇偶校验码（LD-PC码）。该低密度奇偶校验码具有编、译码简单,存储量少,易于硬件实现等特点。同时对汉明码、卷积码、低密度奇偶校验码在AWGN信道下的传输性能进行了仿真比较。结果表明,长度适合的LDPC码误码性能超过汉明码、卷积码。     

CDTTB标准中LDPC码的编码结构设计

中国数字地面电视广播标准采用准循环低密度校验码(QC-LDPC codes)作为其信道编码的内码。根据该类LDPC码的准循环特性,该文提出了一种基于流水线方式的半并行编码结构,可实现发射机中LDPC码的多码率编码;在满足系统净荷数据率的前提下,合理规划多种寄存器,充分复用硬件资源,降低其消耗。使用编程门阵列(FPGA)实现此结构,通过验证,证明了该结构编码结果正确,资源利用率较低。     

一种快捷的LDPC码编码方法

LDPC码作为一种性能优异的纠错码，已经越来越引起通信领域的研究兴趣。而LDPC码性能的优劣，与其二分图中是否存在短长度的圈有关，也即与其奇偶校验矩阵的构造有关。本文在扩展比特填充算法的基础上，设计出一种能够直接编码的奇偶校验矩阵，并在不同码长的情况下进行了仿真，结果表明采用这种设计方法构造的LDPC码随机分布性好，不需要复杂的矩阵求逆，从而对LDPC码的实际应用具有重要参考价值。     

基于FPGA的Golay码编译码器

短波信道中存在突发随机错误,为提高短波通信的可靠性,设计了一种基于FPGA的Golay码编译码器,用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成;译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源,编译码器采用了流水线方式与并行方式,并提高了系统时钟频率。该设计既有专用ASIC电路的快速性,又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

An Enhanced LDPC Coded Partial Incremental Redundancy HARQ Scheme

An enhanced scheme is proposed for high code rate low density parity check （LDPC） coded partial incremental redundancy （PIR） hybrid automatic repeat request （HARQ）. It employs the unequal error protection （UEP） technique for incremental redundancy bits and uses the constellation rearrangement （CoRe） technique for information bits in retransmissions so as to reduce the reliability variances of all encoded bits after soft combining. Simulation results show that the proposed scheme applies to both regular LDPC and irregular LDPC cases and can efficiently improve frame error rate （FER） performance and throughput performance.     

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB—s2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC（LowDensityParityCheckCode）码译码器的硬件结构。利用校验矩阵周期特性,以16200bit码长和0．6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24004个逻辑单元,6437个寄存器和448594bit的RAM,吞吐率达到289Mbit／s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。     

基于CPLD矩阵式编码器译码方法的研究

为提高矩阵式编码器的译码速度,提高可靠性,设计一种新型译码方法.以可编程逻辑阵列(CPLD)为核心,采用硬件描述语言,分别实现了对编码器粗码、精码的译码及精粗码的校正逻辑运算,最终输出二进制角度代码.时间分析仿真的结果表明,译码的速度小于50ns.