200Ms/s 177mW 8位折叠内插结构的CMOS模数转换器

介绍了一个采用折叠内插结构的CMOS模数转换器,适合于嵌入式应用.该电路与标准的数字工艺完全兼容,经过改进的无需电阻就能实现的折叠模块有助于减小芯片面积.在输入级,失调平均技术降低了输入电容,而分布式采样保持电路的运用则提高了信号与噪声的失真比.该200MHz采样频率8位折叠内插结构的CMOS模数转换器在3.3V电源电压下,总功耗为177mW,用0.18μm 3.3V标准数字工艺实现.     

200Ms/s 177mW 8位折叠内插结构的CMOS模数转换器

介绍了一个采用折叠内插结构的CMOS模数转换器,适合于嵌入式应用.该电路与标准的数字工艺完全兼容,经过改进的无需电阻就能实现的折叠模块有助于减小芯片面积.在输入级,失调平均技术降低了输入电容,而分布式采样保持电路的运用则提高了信号与噪声的失真比.该200MHz采样频率8位折叠内插结构的CMOS模数转换器在3.3V电源电压下,总功耗为177mW,用0.18μm3.3V标准数字工艺实现     

一种8位1 GS/s折叠内插A/D转换器

基于TSMC 0.18 μm CMOS工艺,采用两级级联的折叠内插结构,设计了一种8位1 GS/s折叠内插A/D转换器。在预放大器阵列输出端引入失调平均网络,优化了预放大器阵列的输入对管尺寸,以补偿边界预放大器的增益衰减。在折叠电路中引入幅度补偿电路,以增加较小的电路功耗为代价改善了电路的带宽限制,提高了增益及输出线性范围。分析了内插平均电阻网路中的高倍内插误差,通过优化内插电阻值,实现了内插输出失调的减小,保证了系统良好的精度特性。仿真结果表明,在采样率为1 GS/s、输入正弦波频率为465.82 MHz的条件下,该8位折叠内插A/D转换器的有效位数能够达到7.31位,功耗为290 mW。     

一个10位、50MS/s CMOS折叠流水结构A/D转换器

在0.6μm DPDM标准数字CMOS工艺条件下,实现10位折叠流水结构A/D转换器,使用动态匹配技术,消除折叠预放电路的失调效应;提出基于单向隔离模拟开关的分步预处理,有效压缩了电路规模,降低了系统功耗.在5V电源电压下,仿真结果为:当采样频率为50MSPS时,功耗为120mW,输入模拟信号和二进制输出码之间延迟为2.5个时钟周期,芯片面积1.44mm2.     

一个10位、50MS/s CMOS折叠流水结构A/D转换器

在 0.6μmDPDM标准数字CMOS工艺条件下 ,实现 10位折叠流水结构A/D转换器 ,使用动态匹配技术 ,消除折叠预放电路的失调效应 ;提出基于单向隔离模拟开关的分步预处理 ,有效压缩了电路规模 ,降低了系统功耗 .在5V电源电压下 ,仿真结果为 :当采样频率为50MSPS时 ,功耗为 12 0mW ,输入模拟信号和二进制输出码之间延迟为2.5个时钟周期 ,芯片面积 1.44mm2 .     

7位80MS/s电流模式折叠分级式模数转换器

提出了一种基于电流模式的折叠分级式A/D转换器(ADC),分析了电路原理和结构,阐述了如何提高ADC的性能。测试表明,电路已达到相关性能指标。转换速率为80MS/s,在3.0MHz输入信号下的信噪失真比(SINAD)为44.4dB,有效位数(ENOB)为7.1位。给出了已实现ADC电路的结构、测试波形和动态性能测试结果。     

单通道8bit1.4GS/s折叠内插ADC

基于0.18 μm CMOS工艺设计并实现了一种8 bit 1.4 GS/s ADC.芯片采用多级级联折叠内插结构降低集成度,片内实现了电阻失调平均和数字辅助失调校准.测试结果表明,ADC在1.4GHz采样率下,有效位达6.4bit,功耗小于480 mW.文章所提的综合校准方法能够有效提高ADC的静态和动态性能,显示出...     

一种8位高速折叠内插A/D转换器的设计

介绍了基于0.35μm BiCMOS工艺的8位高速A/D转换器,采用独特的折叠和内插结构,在大大降低成本、功耗的同时,既能保证超高转换速率,又能达到较高的静态和动态指标。在采样率1GS/s和模拟输入差分250mV(Vp-p)、484MHz条件下进行测试,SFDR高达56dB,SNR高达45.5dB;在3.3V电源电压下,功耗为800mW。     

一个13位8兆采样率流水线模数转换器

A 13-bit 8 MSample/s high-accuracy CMOS pipeline ADC is proposed. At the input, the sample-andhold amplifier （SHA） is removed for low power and low noise; meanwhile, an improved sampling circuit is adopted to alleviate the clock skew effect. On-chip bias current is programmable to achieve low power dissipation at different sampling rates. Particularly, drain-to-source voltages in the operational amplifiers （opamps） are fixed to ensure high DC gain within the variant range of the bias current. Both on-chip and off-chip decoupling capacitors are used in the voltage reference circuit in consideration of low power and stability. The proposed ADC was implemented in 0.18-μm 1P6M CMOS technology. With a 2.4-MHz input, the measured peak SNDR and SFDR are 74.4 and 91.6 dB at 2.5 MSample/s, 74.3 and 85.4 dB at 8.0 MSample/s. It consumes 8.1, 21.6, 29.7, and 56.7 mW （including I/O drivers） when operating at 1.5, 2.5, 5.0, and 8.0 MSample/s with 2.7 V power supply, respectively. The chip occupies 3.2 mm^2, including I/O pads.     

8 bit 400 MS/s CMOS折叠插值结构ADC的设计

折叠插值结构是高速ADC设计中的常用结构。提出了一种新的在折叠插值结构ADC中只对THA进行时间交织的技术,可以在基本不增加芯片功耗和面积的情况下,使ADC的系统速度提高近1倍。位同步技术可以保证粗分和细分通路之间的同步,在位同步的基础上设计了新的编码方式。基于上述技术设计了8 bit 400 MS/s CMOS折叠插值结构ADC,核心电路电流为110mA,面积仅1mm×0.8mm,Nyquist采样频率下SNDR为47.2dB,SFDR为57.1dB。     

折叠内插模数转换器分析及实现

应用Matlab/Simulink工具对折叠内插模数转换器进行了建模,研究了具有8bit分辨率、200MHz采样频率的该模数转换器的芯片设计和实现．系统设计时采用Matlab/Simulink进行行为级建模并分别分析了预放大的增益、折叠电路的带宽以及比较器的失调对动态性能的影响．设计实现的模数转换器实测结果表明,积分非线性误差和微分非线性误差分别小于0.77和0.6LSB,在采样频率为200MHz及输入信号频率为4MHz时,信号与噪声及谐波失真比为43.7dB．电路采用标准0.18μｍ CMOS数字工艺实现,电源电压为3.3V,功耗181mW,芯核面积0.25mm2．     

A 1.4-V 25-Mw 600-MS/s 6-bit folding and interpolating ADC in 0.13-μm CMOS

A 600-MSample/s 6-bit folding and interpolating analog-to-digital converter (ADC) is presented. This ADC with single track-and-hold (T/H) circuits is based on cascaded folding amplifiers and input-connection-improved active interpolating amplifiers. The prototype ADC achieves 5.55 bits of the effective number of bits (ENOB) and 47.84 dB of the spurious free dynamic range (SFDR) at 10-MHz input and 4.3 bit of ENOB and 35.65 dB of SFDR at 200-MHz input with a 500 MS/s sampling rate; it achieves 5.48 bit of ENOB and 43.52 dB of SFDR at 1-MHz input and 4.66 bit of ENOB and 39.56 dB of SFDR at 30. 1-MHz input with a 600-MS/s sampling rate. This ADC has a total power consumption of 25 mW from a 1.4 V supply voltage and occupies 0.17 mm~2 in the 0.13-μm CMOS process.     

1.4伏25毫瓦600兆赫兹采样频率6位0.13微米CMOS折叠内插模数转换器

本文介绍了一个6位600兆采样频率折叠内插模数转换器。该模数转换器采用了级联折叠放大器和输入改进型有源内插放大器。测试结果显示,工作在500兆赫兹采样频率时,输入信号频率10兆赫兹,模数转换器的有效位数和无杂散动态范围分别是5.55位和47.84分贝;输入信号200兆赫兹,模数转换器的ENOB和SFDR分别是4.3位和35.65分贝。工作在600兆赫兹采样频率时,输入信号频率1兆赫兹,模数转换器的有效位数和无杂散动态范围分别是5.48位和43.52分贝;输入信号30.1兆赫兹,模数转换器的ENOB和SFDR分别是4.66位和39.56分贝。该模数转换器工作电压1.4伏,总功耗25毫瓦,采用0.13微米CMOS工艺实现,面积0.17平方毫米。     

一种6-bit 3-Gsps GaAs HBT模数转换器

本文介绍了一种采用1 μm InGaP/GaAs HBT工艺实现的6-bit 3-Gsps模数转换器的设计和测试结果。这款单片折叠内插模数转换器采用高线性度的跟踪保持放大器提高了有效分辨率ENOB。该模数转换器的芯片尺寸为4.32 mm×3.66 mm。测试结果表明,该模数转换器在3-Gsps采样率的情况下,ENOB达到5.53,有效分辨率带宽为1.1 GHz,差分非线性误差和积分非线性误差的最大值分别为0.36 LSB和0.48 LSB。     

A 1.4-V 25-mW 600-MS/s 6-bit folding and interpolating ADC in 0.13-μm CMOS

A 600-MSample/s 6-bit folding and interpolating analog-to-digital converter(ADC) is presented.This ADC with single track-and-hold(T/H) circuits is based on cascaded folding amplifiers and input-connection-improved active interpolating amplifiers.The prototype ADC achieves 5.55 bits of the effective number of bits(ENOB) and 47.84 dB of the spurious free dynamic range(SFDR) at 10-MHz input and 4.3 bit of ENOB and 35.65 dB of SFDR at 200-MHz input with a 500 MS/s sampling rate;it achieves 5.48 bit of ENOB a...     

A 6-bit 3-Gsps ADC implemented in 1μm GaAs HBT technology

The design and test results of a 6-bit 3-Gsps analog-to-digital converter （ADC） using 1 μm GaAs het- erojunction bipolar transistor （HBT） technology are presented. The monolithic folding-interpolating ADC makes use of a track-and-hold amplifier （THA） with a highly linear input buffer to maintain a highly effective number of bits （ENOB）. The ADC occupies an area of 4.32 × 3.66 mm2 and achieves 5.53 ENOB with an effective resolution bandwidth of 1.l GHz at a sampling rate of 3 Gsps. The maximum DNL and INL are 0.36 LSB and 0.48 LSB, respectively.     

一种基于开关型运放和双向循环移位DWA的0.9V Delta-Sigma模数转换器

This paper presents a low-power high-precision switched-opamp(SO)-based delta-sigma(△Σ) analog-to -digital converter(ADC).The proposed SO design allows circuit operation at sub-1 V supply voltage,only needs to work in half of a clock cycle,and thus is suitable for low power applications.In addition,an opamp-sharing technique is applied to save on hardware overheads.Due to the use of a dual cycle shift data weighted averaging (DCS-DWA) technique,mismatch errors caused in the feedback DAC have been eliminated without introducing signal-dependent tones.The proposed ADC has been implemented in a standard 0.18μm process and measured to have a 92.2 dB peak SNDR and 94.1 dB dynamic range with 25 kHz signal bandwidth.The power consumption is 58μW for the modulator at 0.9 V supply voltage and 96μW for the decimation filter,which translate to the figure-of-merit(FOM) of 35.4 fJ/step for the solo modulator,and 94 fJ/step for the whole system.