光孤子通信系统中的定时抖动

简要介绍了光通信系统的几种通信方式，并较为系统地阐述了影响光孤子通信系统传输性能的G—H抖动，声学抖动，碰撞抖动，偏振模调制色散抖动等各种定时抖动的特点及其抑制方法。     

视频传输中的抖动分析与控制

本文论述了SDH视频传输中由于码速率调整、定时电路等引入的抖动，分析了抖动的特性，并提出了抑制抖动的方法。     

地球静止轨道凝视红外相机抖动引起杂波研究

对于地球静止轨道凝视红外相机，相机视线抖动引起的杂波是背景特征、相机参数、相机视线抖动特性和背景抑制算法等因素综合影响的结果。为了定量化评估视线抖动引起杂波的强度，综合考虑抖动频谱、探测器积分时间、帧周期和帧间差分背景抑制算法这几项时间相关因素，将它们合并为与背景无关的抖动等效角，建立了抖动等效角与背景辐射强度梯度统计量相乘形式的抖动引起杂波模型。基于相机视线抖动特性地面测量实验，分析了制冷机和动量轮引起的相机视线抖动频谱，对视线抖动引起的杂波进行了仿真模拟和模型计算，验证了理论模型。结果显示，所建立的抖动引起杂波模型计算结果与仿真模拟结果的相对偏差小于15%，具有较好的通用性和高效性，适用于相机设计的迭代优化。     

干扰抖动的非线性损伤及抑制方法

输入抖动与码速调整过程的非线性相互作用，将会产生一种低频的干扰抖动。这一干扰抖动的存在，会使近年来提出的减小抖动方法的抖动转移特性劣化。本文提出干扰抖动的概念，讨论了干扰抖动产生的机理。结果表明，当输入码流中有与塞入率相近频率的输入抖动时，由于非线性效应会产生较大的低频干扰抖动损伤。文中分析了干扰抖动下的抖动转移特性，提出了抑制这一干扰抖动的方法和干扰抖动的测试方法。     

SDH中继器抖动传递函数的测试

ＳＤＨ中继器抖动传递函数的测试上海朗讯科技通信设备有限公司郑怡ＳＤＨ抖动传递函数为输出ＳＴＭＮ信号的输出抖动与输入ＳＴＭＮ信号的抖动比值随频率变化的关系，描述了数字网元设备对输入信号抖动的抑制能力．典型的抖动转移特性用增益频率模板形式来规定，并...     

具有滑频滤波器的光孤子通信系统时间抖动的研究

本文通过微扰理论，对采用滑频滤波器控制的孤子系统的时间抖动进行了研究。结果表明，滑频滤波器的引入，导致幅度和频率、幅度和滑频滤波器三阶项间的耦合，使得孤子传输系统的时间抖动增大，影响系统的传输极限。研究了滑频滤波器三阶项对滑频速率的影响，讨论和比较了具有滑频滤波器、固定频率滤波器和不加任何控制时的系统对由放大器的ＡＳＥ噪声产生的时间抖动的抑制结果。采用滑频滤波器是一种较好地抑制时间抖动的方法。     

一种减小SDH指针调整抖动的方法

ＳＤＨ指针调整抖动是ＳＤＨ网的主要传输损伤之一，如何抑制它已成为研究ＳＤＨ的关键技术之一。文中提出一种新的抑制指针调整抖动的方法－－数字滤波法，并分析了它的原理和实现方法，最后给出了模拟结果。     

对2R全光再生器时间抖动抑制的研究

研究了利用二次再生结构来抑制光纤自相位调制全光再生器引起的时间抖动。根据转移函数的输出特性,分析了A-A、B-B和C-C 3种类型的二次再生器对时间抖动抑制的性能,并利用分布傅里叶算法进行了仿真。理论和数值结果表明:C-C结构的二次再生器对时间抖动抑制效果最好,B-B型次之,而A-A型则会加剧再生信号的时间抖动。造成二次再生器对抑制时间抖动性能差异的主要原因是,第一级再生器会通过输出脉冲幅度的变化对第二级再生器的时间抖动造成影响。     

取样啁啾光纤光栅的时延抖动抑制

研究了用于多通道色散补偿器的取样啁啾光纤光栅时延抖动问题,分析了产生时延抖动的腔效应及抑制时延抖动的切趾技术,分析、比较了切趾前后取样啁啾光纤光栅的时延抖动情况,研究结果表明:取样啁啾光纤光栅的时延抖动与其折射率包络调制形成的外腔效应有关,与取样调制形成的多腔效应无关,对取样啁啾光纤光栅进行包络切趾能够有效地抑制时延抖动.     

光孤子通信系统中的定时抖动

简要介绍了光通信系统的几种通信方式,并较为系统地阐述了影响光孤子通信系统传输性能的G—H抖动,声学抖动,碰撞抖动,偏振模调制色散抖动等各种定时抖动的特点及其抑制方法。     

时钟抖动度量指标和测试方法概述

数字通信系统中,时钟抖动是影响通信质量的因素之一,在系统设计、设备研制、工程验收等各环节抖动指标是必须考虑的.本文介绍了通信中常用的抖动概念、分类、度量指标和测试方法,并对时钟设备抖动指标测试进行了描述.最后对抖动测试的发展方向进行了展望.     

低抖动时钟产生电路设计

相位噪声和抖动是考量周期信号性能最常用的2个指标。介绍了相位噪声和抖动的概念,详细分析了两者之间的联系,设计了一个低抖动的标频时钟模块,测试结果表明均方根（RMS）周期抖动≤250 fs。     

适用于10/100Base-T以太网的低抖动频率综合器

计了一种用于10/100BaseT以太网收发器的频率综合器电路．该电路自适应工作在10和100Mbps两种模式下,并能自由切换．电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积．在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps．测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求．芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V．     

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.     

A Clock Generator for High-Speed High-Resolution Pipelined A/D Converter Zhao Lei(赵磊) , Yang Yintang(杨银堂), Zhu Zhangming(朱樟明), Liu Lianxi(刘帘羲)

A clock generator circuit for a high-speed high-resolution pipelined A/D converter is presented.The circuit is realized by a delay locked loop(DLL),and a new differential structure is used to improve the precision of the charge pump.Meanwhile,a dynamic logic phase detector and a three transistor NAND logic circuit are proposed to reduce the output jitter by improving the steepness of the clock transition.The proposed circuit,designed by SM1C 0.18μm 3.3 V CMOS technology,is used as a clock generator for a 14 bit 100 MS/s pipelined ADC.The simulation results have shown that the duty cycle ranged from 10%to 90%and can be adjusted.The average duty cycle error is less than 1%.The lock-time is only 13 clock cycles.The active area is 0.05 mm2 and power consumption is less than 15 mW.     

带通采样时钟沿抖动对解调性能的影响分析

在中频直接采样系统中,采样时钟的抖动问题是带通采样的一个关键问题。研究了带通采样时钟抖动对系统的影响,介绍了带通采样时钟沿抖动的产生极其直观影响,分析带通采样时钟沿抖动对解调性能的影响,并仿真验证了理论分析的正确性。结合典型的调制编码方式对带通采样时钟沿抖动范围提出了要求,为带通采样的设计及实现提供了依据。     

可重构RF采样接收机中时钟抖动的影响

对可重构直接RF采样接收机(RDRFR)及相关技术进行了研究与分析。脉冲采样下变频技术在RDRFR接收机中起着至关重要的作用,其主要影响因子是时钟抖动。理论推导和仿真分析了时钟抖动对接收系统信噪比的影响,对比分析了RDRFR接收机与直接RF采样接收机信噪比的不同,仿真结果表明RDRFR接收机中其信噪比随输入频率的增加呈阶梯递减的趋势,并且随着采样频率的增加信噪比恶化愈严重。     

基于ADC的时钟jitter测试平台的研究

本文实现了一种利用高速模数转换器(ADC)采样测量时钟jitter的硬件测试平台.文中针对高速、高分辨ADC的特性,导出时钟Jitter对输出码密度的影响,根据这层关系可以反推出时钟Jitter的大小.同时介绍了如何在硬件上产生高速、可以控制的时钟jitter.最后通过ModelSim和Matlab对这个平台进行仿真分析,结果表明这种方法不需要高性能仪器,且具有高分辨和低时耗等特点.     

一种输出范围10~600MHz的高性能锁相环

在传统锁相环结构基础上设计了一种基于0.18μm CMOS工艺的高速、低功耗、低噪声的高性能混合信号锁相环.测试结果显示,该芯片在1.8V电源供电下,可以提供从10～600MHz的稳定输出信号.同时该芯片输出抖动小,在输出频率152MHz处的峰峰值抖动小于50ps,均方抖动约7ps.锁相环的版图尺寸为560tan×400μm,核心功耗约6mW.     

利用帧头消除测距时标整周期滑动的方法

在弹载扩频脉冲应答式测距系统中,应答机直接利用捕获脉冲作为时标信号进行测距。此法在高信噪比时测距精度较高,但在低信噪比时,伪码同步脉冲的抖动较大,同时捕获脉冲会产生整数个伪码周期地滑动,导致测距误差较大。为了提高测距精度,提出了一种利用帧头消除脉冲应答式测距时标整周期滑动并降低时钟抖动的方法。在获得伪码捕获脉冲并检测到帧头后,应答机才启动应答信号,可有效降低低信噪比时的测距误差。