基于FPGA的DES加密算法在光传输设备中的应用

首先介绍了DES加密算法的基本原理和加密过程,给出了基于FPGA的DES加密算法的硬件实现,并将基于FPGA的DES算法应用到光传输设备中,实现了光传输设备的加/解密功能.     

AES密码算法的结构优化与实现

对AES密码算法的结构进行了优化,并应用0.6μmCMOS工艺实现了AES加密/解密芯片。使用Ver-ilogHDL进行算法建模,采用自动综合技术完成版图设计。芯片支持加密/解密模式及所有3种密钥长度。已完成流片,测试的最高时钟频率为20MHz,128位、192位和256位密钥时的数据吞吐率分别可达49.2Mbps、41.3Mbps和35.6Mbps。     

可兼容AES-128、AES-192、AES-256串行AES加密解密电路设计

通过分析AES算法的基本原理,对算法中的AES-128、AES-192、AES-256三种不同的加密解密模式进行了综合设计,有效地利用了公共模块,与单个分别实施各个加密解密模式相比,大大减少了硬件电路面积.针对目前AES实现方法中的key产生模块进行了理论分析,提出了一种新的实现电路结构.设计出的串行AES硬件加密解密电路经综合后得到的芯片面积为31 286门,最高工作频率为66MHz,可以满足目前的大部分无线传感网络的数据交换速率的需求.     

基于FPGA的高速加密卡设计与实现

为增强数据信息的安全性,设计了一种基于FPGA的高性能加密卡。该加密卡通过PCI Express总线与主机通信,由FPGA芯片内置的NiosII软核处理器和PCI-E硬核分别实现控制器模块与通信接口模块功能;采用SM1、RSA算法对数据进行加密或解密。将加密卡的数据通信和算法控制等功能集成在单片FPGA芯片上实现,优化了电路结构、提高了加密卡的稳定性和可靠性。实际测试结果表明,所设计的加密卡功能正确,运算速度快,达到了预期的目标,具有良好的应用前景。     

基于FPGA的PCI硬件加解密卡设计

提出一种基于FPGA的PCI硬件加解密卡的设计方案,用硬件加解密取代了传统的软件加解密,将加解密模块和PCI接口模块集成在一个FPGA芯片内实现.分析了PCI加解密卡的软硬件的结构和原理,详细介绍了DESX加解密算法的原理、步骤和硬件实现、PCI接口模块的IP核设计以及USB接口模块的电路连接.系统硬件以FPGA为核心,使用Quartus Ⅱ 7.2软件和VHDL语言设计,软件由DriverStudio 2.7和Visual C++6.0设计.采用192位密钥的DESX分组对称加解密算法来取代64位DES算法,密文和密钥在专用硬件中存储,计算机内只有明文,有效防止黑客攻击,保护数据安全.设计采用逻辑综合式取代时钟驱动级联式来实现DESX算法,使加密一组数据的时间由16个周期缩短为1个周期.     

一种小面积低功耗串行AES硬件加解密电路

通过分析AES算法的基本原理,对AES算法中的子模块SubBytes和Mixcolumns的硬件电路实现方法进行优化,提出一种新的key硬件电路实现方式,并在key的实现电路中采用低功耗设计.与目前的大多数实现电路相比,该电路可以有效减小芯片面积,降低电路功耗.采用串行AES加密/解密电路结构,经综合仿真后,芯片面积为8 054门,最高工作频率为77.4 MHz,对128位数据加密的速率为225 Mbps,解密速率达到183 Mbps,可满足目前大部分无线传感网络数据交换速率的需求.     

基于FPGA的3-DES双向数据传输高速加／解密芯片设计

介绍了DES和3-DES算法,并阐述了用FPGA芯片进行高速硬件加／解密的设计方法以及关键问题的解决方案,最后利用Altera公司的Cyclone Ⅱ EP2C70F896C8器件设计了一款3-DES双向数据传输加／解密芯片,从而将复杂的加／解密运算通过FPGA单芯片实现,提高了加密速度和破译难度。     

VoIP系统中加密算法的应用研究

针对目前语音信息加密不足的现状,在VoIP终端设备中设计并实现了基于FPGA的AES算法的加解密模块。首先介绍了具有加解密能力的VoIP系统的总体实现结构;其次重点介绍了加密算法各个子模块的实现方法,并通过硬件描述语言在FPGA芯片内部加以实现;最后,通过编写Testbench文件对PCI的部分功能和加解密进行了仿真测试。仿真结果表明,该系统成功实现了数据传输接口和语音的快速加解密功能,为数据的快速安全实时传输提供了可靠保证。加解密算法的实现占用的FPGA资源少,速度快,吞吐率高,性能稳定。     

DES算法的高速流水线实现

文章介绍了密码算法DES，分析了DES算法适用流水线实现的特点。并在此基础上介绍了一种流水线式高速实现DES加密解密的方法，这一算法同样可以应用于3-DES。     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

ASN.1编解码模块在LTE协议栈中的研究与应用

ASN.1能实现异构系统之间的信息交换,用它描述的信息独立于任何应用环境,开发LTE协议栈软件必须设计并实现针对RRC消息的ASN.1编解码模块。通过分析ASN.1类型及其编码规则,结合LTE协议栈软件需求,提出了应用于LTE协议栈软件的ASN.1编解码模块的设计方法,该方法采用模块化设计。通过对编解码模块的测试,证明了它对LTE协议栈中RRC消息的编解码功能。该方法具有实际应用价值和推广价值。     

DRA算法及其实时解码器设计

DRA是一种新的音频编解码标准,其在每声道64 Kbit/s时重建的音质达到ITU-R规定的"人耳不可识别损伤"的主观音质评定.研究了DRA的编码与解码原理,在对解码算法进行了优化的基础上.设计并实现了基于PXA270平台的DRA实时解码器.主观听音测试结果表明.该解码器音质良好.满足实时解码应用的要求.     

类曼彻斯特编解码器设计及应用

提出了类曼彻斯特编解码方案,它成功消除了曼彻斯特码实现时数据传送速率的限制,而且电路简单,性能稳定。作为独立的电路模块,它不但可以实现曼彻斯特编解码的功能,而且当信号速率小于占空比调整后的时钟速率两倍时,也可以准确无误的实现编码和解码,从而大大地扩展了它的使用范围,如单片机串口通信和直接变频接收机中等,可以任意改变通信的速率而不对电路做任何调整。     

基于注意力门控膨胀卷积网络的单通道语音增强

在有监督语音增强任务中,上下文信息对目标语音的估计产生重要影响,为了获取更加丰富的语音全局相关特征,该文以尽可能小的参数为前提,设计了一种新型卷积网络来进行语音增强。所提网络包含编码层、传输层与解码层3个部分:编解码部分提出一种2维非对称膨胀残差(2D-ADR)模块,其能明显减小训练参数并扩大感受野,提升网络对上下文信息的获取能力;传输层提出一种1维门控膨胀残差(1D-GDR)模块,该模块结合膨胀卷积、残差学习与门控机制,能够选择性传递特征并获取更多时序相关信息,同时采用密集跳跃连接的方式对8个1D-GDR模块进行堆叠,以增强层间信息流动并提供更多梯度传播方式;最后,对相应编解码层进行跳跃连接并引入注意力机制,以使解码过程获得更加鲁棒的底层特征。实验部分,使用了不同的参数设置以及对比方法来验证网络的有效性与鲁棒性,通过在28种噪声环境下训练及测试,相比于其他方法,该文方法以1.25×106的参数取得了更优的客观和主观指标,具备较强的增强效果与泛化能力。     

四路无线遥控开关系统的设计与实现

介绍一种四路无线电遥控开关的设计方法,详细阐述电路组成结构和工作原理。该方法采用芯片组PT2262/2272进行编解码,PT2262与无线发射模块HS101连接构成遥控发射系统,PT2272与无线接收模块HS201连接构成接收系统。该系统通过发射接收无线电波实现开关的无线遥控。其装置具有体积小、功耗低、成本低,遥控距离可达100 m以上。     

基于MC68360视频压缩系统的设计分析

提出了一种新的嵌入式视音频压缩/解压缩系统的设计方案,该方案采用MC68360作为主控芯片,VW2010作为解压缩核心芯片.实验结果证明该方案具有可靠性高、抗干扰能力强、功耗小、性价比高等优点,可以很好地实现MPEG4标准的视音频压缩/解压缩.     

新型高速串行接口链路层的电路设计与实现

USB2.0协议规定了高速模式下的数据传输速度为480Mbps,可满足图像、音频信号等数据传输的要求.本文论述了USB2.0中链路层数据的传输机制和高速数字硬件模块功能,提出了一种新颖的基于全数字锁相环(ADPLL)的全速模式数据恢复电路,以及为满足480Mbps传输速度的高速编解码的并行设计方法.设计采用TSMC 0.25μm CMOS工艺库.电路的前后仿真结果表明设计的电路达到了480MHz的处理速度,并在FPGA上进行了功能验证.     

基于ADSP-BF533光纤熔接监控设计

介绍了在光纤熔接监控系统中基于ADIADSP-BF533的设计方法,用于实时地、高图像精度地远程监控光纤熔接过程.其中视频解码模块ADV7183B完成模拟视频信号数字化,视频编码模块ADV7171完成数字视频信号模拟化,同时采用外部SDRAM存储器作为数字视频帧缓存,整个系统以ADSP-BF533为核心模块进行视频编解码的控制和数字视频数据的处理.此系统可以进行实时的视频压缩处理,完成多个视频源的模拟视频同时显示在一台模拟监控器上,分辨率高,达到了远程实时监控光纤熔接过程的目的.     

一种基于形式描述的网络帧编解码实现方法

提出一种基于形式描述的网络帧编解码实现方法,用形式化的方法在一定程度上实现网络帧编解码程序的自动生成。这种方法的特点是用编码树的遍历来完成编解码。     

基于FPGA的音频播放系统设计

介绍了基于FPGA的嵌入式数字音频播放系统的设计.该设计在FPGA上利用WM8731编/解码芯片,通过配置SOPC中的NiosⅡ软核CPU和相关的接口模块来实现嵌入式系统的主要硬件结构,并结合软件设计来控制音频编/解码芯片和SD卡,实现了音频信号的D/A转换、存储、播放等功能.由于采用了SOPC技术,使得该系统具有集成...