P沟道MOS典型工艺

在制造大规模集成电路的工艺中,P沟道MOS已成为工业产品的标准件。P沟道之所以比N沟道占优势,是由于P沟道工艺中的二氧化硅表面性质可被控制,易于掌握。表面态密度加工的典型差别(它引起P沟道晶体管阈值电压的不同)常常使N沟道晶体管从增强型转变为耗尽型。N沟道MOS场效应管在理论上虽能提供良好的特性,但P沟道MOS场效应管由于能重现增强型的特性,因此它成为研制数字集成电路的基础。     

采用耗尽型作负载的高性能N型沟道MOS大规模集成电路

采用耗尽型MOS场效应晶体管(MOSFET)作为负载元件的含意已有认识,且提出了某些器件结构。然而在一个片子上同时制作增强型及耗尽型两种MOSFET是难行的。本文描述采用N型沟道增强型及耗尽型MOSFET的新颖的高速集成电路。集成电路的剖面图示于图1。增强型MOSFET具有一覆盖在热生长二氧化硅的三氧化二铝层来作为栅绝缘物。其阈值电压可由改变二氧化硅与三氧化二铝层的厚度比(SiO_2/Al_2O_3)来控制,直到+1伏、+5伏电源电压均能工作时,这些增强型MOSFET的电     

4互补金属——氧化物——半导体集成电路

互补金属——氧化物——半导体集成电路(Camplementary Mos Integrated Circuits),它是把P型沟道及N型沟道MOS晶体管制作在同一片子上来构成的电路。单沟道(P型或N型沟道)MOS集成电路多半是使用MOS晶体管作为负载电     

一种用于生物检测的半导体电场效应传感器

设计了一种简化的铝栅MOS半导体器件制作工艺流程,用6张掩模版成功制作出了基于表面电场效应原理的生物检测硅芯片传感器,采用SiO2-Si3N4复合栅介质层及耗尽型器件结构,以增强器件的识别与检测灵敏度。该传感器与常规铝栅MOS晶体管相比,去除了介质层表面的栅极导电层,代之以自组装技术制作生物薄膜并辅以栅参考电极作为控制栅极。用所制作的硅芯片传感器检测了相关生物蛋白质的电流响应,给出了该电流响应与器件沟道长度和沟道电阻及生物蛋白浓度等参数的关系,得到了较为满意的检测数据,达到了预期的基于表面电场效应的硅传感器制作和生物检测的目的。     

初学者知识园地

它是以金属—氧化物一半导体场效应晶体管为主体构成的集成电路,简称为MOS集成电路。以N型沟道MOS晶体管构成的集成电路,称为N沟MOS集成电路,以P型沟道MOS晶体管构成的集成电路称为P沟MOS集成电路,二者统称单沟MOS电路。 N沟器件的多数载流子是电子,P沟器件的多数载流子是空穴。场效应器件是多数载流子工作的器件,电子比空穴的有效质量小,迁     

硅的局部氧化器件

说明硅的局部氧化技术可用于制造许多新的或改进了的器件结构。在双极集成电路中可以用氧化壁隔离来代替通常的隔离扩散,这有可能导致高的包装密度。另外,在双极晶体管的制备中这个方法能自对准,这使工艺过程简单了。在MOS集成电路中可以制作自对准的栅氧化区以及自对准的扩散沟道截断环。这样用比较简单的工艺可以实现P型沟道以及N型沟道MOS电路。通过氧化物-氮化物夹层结构的控制钻蚀(LOCOS-Ⅱ工艺)可更好的制作沟道截断环。     

半导体物理

Y2000-62027-233 0005638热载流子(收录论文6篇)=Hot carriers[会,英]/1999 IEEE International Reliability Physics Symposium.—233～262(UC)收入本部分的论文题目有:在模拟工作条件下大倾角离子注入漏 n 型 MOS 场效应晶体管的热载流子退化与沟道长度的关系,在模拟工作条件下 MOS 晶体管的低频噪声的热载流子退化,热载流子可靠性模     

一种耗尽型短沟道MOS器件阈电压模型

本文研究了耗尽型MOS器件的短沟道效应,把Yau的电荷分配理论推广到耗尽型器件,并作了适当修正。提出一种简单而精确的耗尽型短沟道MOS器件阈电压分析模型,与实验数据吻合良好。该模型可以应用于这类器件及电路的CAD。     

一种新的耗尽型短沟道MOS器件阈电压模型

本文研究了耗尽型MOS器件的短沟道效应,把Yau的电荷分配理论推广到耗尽型器件,并作了适当修正,提出了一种简单而精确的耗尽型短沟道MOS器件阈电压分析模型,与实验数据吻合良好,该模型可以应用于这类器件及电路的CAD。     

用于智能功率集成电路的PTG-LDMOST

提出一种用于智能功率集成电路的基于绝缘体上硅(SOI)的部分槽栅横向双扩散MOS晶体管(PTG-LDMOST)。PTG-LDMOST由传统的平面沟道变为垂直沟道,提高了器件击穿电压与导通电阻之间的折衷。垂直沟道将开态电流由器件的表面引向体内降低了导通电阻,而且关态的时候耗尽的JFET区参与耐压,提高单位漂移区长度击穿电压。仿真结果表明:对于相同的10微米漂移区长度,新结构的击穿电压从常规结构的111V增大到192V,增长率为73%。     

宽长比对CMOS反相器开关时间影响的分析

互补金属氧化物半导体（CMOS）反相器是集成电路的基本单元,其开关时间影响集成电路的传输延迟。文章针对金属氧化物半导体场效应晶体管（MOS）的宽长比对CMOS反相器开关时间tr和tf的影响,分析N型金属氧化物半导体晶体管（NMOS）和P沟道耗尽型场效应晶体管（PMOS）宽长比对开关时间的影响,通过多次模拟分析,得出对称开关时间对宽长比的要求。     

深结短沟道MOS晶体管准二维阈值电压模型

提出了一个新的短沟道MOS晶体管表面势的准二维解析模型。不同于经典模型,该模型对沟道耗尽层横向剖分,由高斯定理导出沟道耗尽层电势的一维微分方程,方程考虑了漏、源的横向电场对沟道耗尽层厚度的影响。求解方程得到了耗尽层厚度与表面势的关系函数,由此得出了一个包含有沟道长度的阈值电压公式。通过MEDICI软件对多种不同参数的MOS晶体管进行了仿真,此模型计算结果与MEDICI仿真数据吻合较好,比电荷分享模型精度高。     

用激光热处理制作新结构微电子电路

一、激光引起的热结构变化图1所示是MOS晶体管横截面。在P~-型基本掺杂的单晶硅中,嵌入了两个扩散区即具有重n~ 掺杂的源和漏。源与漏间可经门感应电子导电沟道。沟道流子数从而源与漏间的电流受门上控制电压的影响。门通过薄的门氧化物与硅分开。缩小MOS晶体管的比例理论表明,除门氧化物薄(小到10nm)外,还要求掺杂的源和漏区域的掺杂深度很小(约100～200nm)。这样,硅工作中出现的电场就能维持在一定的限度内,同时确保晶体管的功能可靠。硅的掺杂在新工艺中通过离子注入产生。硅中n掺杂的P、As、Sb料和P掺杂的B料     

不同沟道长度对n沟MOSFET退化特性的影响

研究不同沟道长度n 沟道MOS场效应晶体管的热载流子效应对其退化特性的影响.实验结果表明,随着器件沟道长度的减小,其跨导退化明显加快,特别是当沟道长度小于1mm时更是如此.这些结果可以用热载流子注入后界面态密度增加来解释.     

沟道大电流感应n沟金属-氧化物-半导体场效应晶体管栅氧化层的加速击穿

本文研究n沟金属-氧化物-半导体场效应晶体管(MOSFET’s)的栅氧化层的击穿特性。由于受导电沟道横向电场产生的沟道大电流的影响,MOSFET’s的栅氧化层的动态击穿场强远低于有相同栅氧化层的MOS电容器的静态击穿场强。耗尽型MOSFET’s的栅氧化层动态击穿场强主要由漏-源穿通电压决定,而增强型器件主要由深耗尽层击穿电压决定。无论是耗尽型还是增强型器件,栅电压在一定范围内增加时,栅氧化层动态击穿场强下降。     

扩散杂质分布对V—MOS,D—MOS器件的直流特性的影响

为了研究杂质分布对器件性能的影响模仿双扩散MCS（D—MOS）和V—沟道MOS（V—MOS）晶体管的结构,改变的工艺系数选用沟道长度了沟道掺杂值的范围。用两探测扩展电阻的方法来量测杂质的分布。以VMOS和DMOS器件的电学特性的比较来推示横向DMOS杂质分布的特性。发现一般的方法不能模拟器件的输出电导。实际上沟道长度的计算是在沟道漏结周围,方程的一维解。当测量杂质分布数据时,引进新的沟道长度计算方法,在沟道长度为0.6～um时,器件的输出电导能确的模拟。     

金属—氧化物—半导体集成电路(四)

七、互补型金属-氧化物-半导体电路互补电路在许多方面都同单极电路不同。较为熟悉的 P 型沟道晶体管是在 N 型硅中扩散P~ 源和漏区。在互补型金属氧化物半导体电路中是以两个串联的晶体管——一个 P 型沟道,另一个 N 型沟道构成基本单元。制作互补型金属氧化物半导体器件虽然也用 N 型硅,但是除了扩散 P 型沟道晶体管的 P~ 源和漏区之外,还必需为 N 型沟道晶体管扩散作为衬底的大 P     

MOS管阈值电压的理论修正

在LSI和VLSI电路中,由于MOS管沟道长度的缩短,就产生了短沟道效应: 1.耐压降低; 2.阈值电压|V_T|下降。 但是无论在PMOS电路的PLA设计中,还是在一些混合门中的负载管上,以及在NMOS电路中,长沟道的晶体管还必须应用,既使在CMOS电路中,有的MOS管子的沟道长度竟达1000μm。我们认为在MOS管中存在着“沟道电阻效应”:     

对偶场效应管呈现负阻

日本松下电气公司基于两个互补场效应管的功能集成,已研制出一种电压控制的负阻器件。这种器件的峰谷电流比为10~5,较之隧道二极管大10~4倍。若干个器件可在单片上制得,也可以在同一片子上和双极晶体管一起进行集成。器件是用P型材料且通过二个n型外延隔离区制得,而N型沟道耗尽型结型场效应管用二次扩散来制得,即P_2扩散以作栅,n~+扩散以作源和漏。反之也行,就P型沟道场效应管而言,P_2扩散以作源和漏,     

短沟道MOS器件工艺

硅平面工艺问世以来,芯片中的元件数以每年递增一倍的速度增长着。现在MOS集成电路继续向封装密度高、工作速度快的方向发展,这就要求电路中的MOST(金属氧化物晶体管)尺寸更加微型化。但是采用常规长沟道MOST工艺来制造短沟道MOST会出现一些问题。首先是沟道长度受到工艺精度,例如光刻、腐蚀等精度的限制,沟道长度不易控制。更主要的是会产生“短沟道效应”,即缩短MOST的沟长会引起耐压和阈压下降。短沟道MOST工艺就是要做到,既能缩短MOST的沟长,又能避免或减弱短沟道效应的影响,使得阈压的变化和耐压的下降都很小。本文主要讨论短沟道MOS工艺的基本过程及其特点,介绍目前已达到的短沟道MOS器件的参数。