一种基于FPGA的高性能FFT处理器设计

FFT算法是高速实时信号处理的关键算法之一,在数字EW接收机中有着广泛的应用前景。本文基于Xilinx公司的Vertex-IIPro系列FPGA,设计一种级联结构的1024点FFT处理器,采用基-4并行蝶算单元,能并行处理四路输入数据,极大地提高了FFT的处理速度。在系统时钟为100MHz时,完成1024点复数FFT运算仅需要2.56μs。     

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。     

基于FPGA的移位寄存器流水线结构FFT处理器设计与实现

设计实现了基于FPGA的256点定点FFT处理器。处理器以基-2算法为基础,通过采用高效的两路输入移位寄存器流水线结构,有效提高了碟形运算单元的运算效率,减少了寄存器资源的使用,提高了最大工作频率,增大了数据吞吐量,并且使得处理器具有良好的可扩展性。详细描述了具体设计的算法结构和各个模块的实现。设计采用Verilog HDL作为硬件描述语言,采用QuartusⅡ设计仿真工具进行设计、综合和仿真,仿真结果表明,处理器工作频率为72 MHz,是一种高效的FFT处理器IP核。     

一款基于MVR-CORDIC的高速64点基-4FFT处理器

文中设计了一款64点基-4FFT处理器,用改进的CORDIC （MVR-CORDIC）处理单元代替常规FFT处理器中的复数乘法器,改进的CORDIC处理单元在保证SQNR性能下,仅用极少次数的移位加法运算即可完成一次复数乘法,缩减了完成一次基本蝶形运算的时间并减小了面积开销。该FFT处理器结构采用两块独立的RAM,并对中间数据作“乒-乓”式存储操作以节省数据存储时间,从而提高完成一次FFT运算的速度。所设计的FFT处理器通过FPGA进行验证,结果表明平均完成一次64点FFT运算仅需要不到1μs。     

一种基于FPGA的高性能FFT处理器设计

FFT算法是高速实时信号处理的关键算法之一，在数字EW接收机中有着广泛的应用前景。本文基于Xilinx公司的Vertex-Ⅱ Pro系列FPGA，设计一种级联结构的1024点FFT处理器，采用基-4并行蝶算单元，能并行处理四路输入数据，极大地提高了FFT的处理速度。在系统时钟为100MHz时，完成1024点复数FFT运算仅需要2．56μs。     

基于CORDIC算法的高速可配置FFT的FPGA实现

论述了一种用于星载合成孔径雷达(SAR)星上数据实时自主处理系统中的高性能FFT的FPGA实现.采用CORDIC算法实现复数乘法,降低了系统的复杂性,提高了运算速度,并提出一种新型便捷的旋转因子产生方法,无需额外的ROM资源.采用块浮点的数据类型,有效避免了大点数FFT的溢出问题.运算点数可配置,能够实现64～32k点,实部、虚部均为16bit数据的FFT运算.整体设计采用16点并行流水结构,提出了适用于16通道并行读写的无冲突地址产生方法.最高工作频率可达118.89MHz,100MHz频率下,1024点FFT的计算时间仅为4.48μs,完全满足高速实时的运算要求.     

基于FPGA的高速浮点FFT处理器设计

本文介绍了一种基于FPGA的1024点自定义26位浮点FFT处理器的设计。详细阐述了FFT处理器的自定义浮点格式、算法的选择、浮点乘法加法和FFT中的地址产生规律、存储器的选择等关键技术。最后给出了ISE环境下的仿真结果,验证了设计的正确性,工作频率达到171.136MHz。     

可配置高精度FFT/IFFT的设计

提出了一种可配置高精度FFT/IFFT处理器的设计.设计中采用单蝶形混合基串行结构,降低了系统的复杂性,节省了一定的资源.提出了一种新颢的块浮点算法,有效避免了溢出问题并且提高了精度.运算点数可以通过对产生地址计数器的位选择配置为64、128、256、512、1024,实部、虚部均为16bit数据,不仅可以实现FFT运算,还可以实现IFFT运算.在SMIC0.13μm CMOS工艺下综合的面积为1.55mm<'2>,最高频率为210MHz.测试结果显示了本设计的高精度特性.     

高速基2 FFT处理器的结构设计与FPGA实现

本文研究了采用AISC来实现高速实时基2 FFT处理器的设计方案.在实现中采用了单基2定点内核,设计了防溢出控制结构,在不增加系统延时的基础上,提高了运算精度.设计了对称乒乓RAM结构,在保证蝶形运算核的占用率的条件下,提高了该FFT处理器的连续运算能力.将RAM集成在FFT处理器内部,提高了使用的灵活性.本文所设计的FFT具有可配置特性,可根据需要计算2的幂次方的FFT.256点的FFT运算只需1072个时钟周期,在VertexII-xc2v1000上综合实现,频率可达112.007MHz,完成整个256点的FFT运算仅需9.57μs.     

基于802.11a的FFT/IFFT处理器设计

设计了一种应用于802.11a的64点FFT/IFFT处理器.采用单蝶形4路并行结构,提出了4路并行无冲突地址产生方法,有效地提高了吞吐率,完成64点FFT/IFFT运算只需63个时钟周期.提出的RAM双乒乓结构实现了对输入和输出均为连续数据流的缓存处理.不仅能实现64点FFT和IFFT,而且位宽可以根据系统任意配置.为了提高数据运算的精度,设计采用了块浮点算法,实现了精度与资源的折中.16位位宽时,在HJTC 0.18μmCMOS工艺下综合,内核面积为:0.626 7 mm2,芯片面积为:1.35 mm×1.27 mm,最高工作频率可达300 MHz,功耗为126.17 mW.     

应用于超宽带系统中的低功耗、高速FFT/IFFT处理器设计

设计了一种应用于超宽带(UWB)无线通信系统中的FFT/IFFT处理器.采用8×8×2混合基算法进行FFT运算,实现了2路64点或者1路128点FFT功能,并为该算法提出了一种新型的8路并行反馈结构.该结构提高了处理器的数据吞吐率,降低了芯片功耗.为了减少处理器中的乘法数目,提高时序性能,提出了改进型移位加算法.设计的FFT/IFFT处理器采用SMIC 0.13μm CMOS工艺制造,芯片的核心面积为1.44mm2.测试结果表明,该芯片最高数据吞吐率到达1Gsample/s,在典型的工作频率500Msample/s下,芯片功耗为39.6mW.与现有同类型FFT芯片相比,该芯片面积缩小了40%,功耗减少了45%.     

基于FPGA的可扩展高速FFT处理器的设计与实现

本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。     

用于MB-OFDM UWB系统的FFT/IFFT处理器的设计与实现

设计了一种应用于超宽带(UWB)无线通信系统中的FFT/IFFT处理器。该处理器采用基24算法进行FFT运算,利用8路并入并出的流水线结构实现该算法,提高了处理器的数据吞吐率,降低了芯片功耗。提出了一种新颖的数据处理方式,在保证信噪比的情况下节约了逻辑资源。在乘法器的设计环节,针对UWB系统的具体特点,在结构上对乘法器进行了改进和优化,提高了乘法器的性能。最后,设计的FFT/IFFT处理器采用TSMC 0.18μm CMOS标准工艺库综合,芯片的内核面积为0.762mm2(不含测试电路)。在1.8V,25℃条件下,最大工作时钟317.199MHz,在UWB典型的工作频率下,内核功耗为33.5304mW。     

高吞吐率双模浮点可重构FFT处理器设计实现

高吞吐浮点可灵活重构的快速傅里叶变换(FFT)处理器可满足尖端雷达实时成像和高精度科学计算等多种应用需求。与定点FFT相比,浮点运算复杂度更高,使得浮点型FFT的运算吞吐率与其实现面积、功耗之间的矛盾问题尤为突出。鉴于此,为降低运算复杂度,首先将大点数FFT分解成若干个小点数基2k 级联子级实现,提出分别针对128/256/512/1024/2048点FFT的优化混合基算法。同时,结合所提出同时支持单通道单精度和双通道半精度两种浮点模式的新型融合加减与点乘运算单元,首次提出一款高吞吐率双模浮点可变点FFT处理器结构,并在28 nm标准CMOS工艺下进行设计并实现。实验结果表明,单通道单精度和双通道半精度浮点两种模式下的运算吞吐率和输出平均信号量化噪声比分别为3.478 GSample/s, 135 dB和6.957 GSample/s, 60 dB。归一化吞吐率面积比相比于现有其他浮点FFT实现可提高约12倍。     

OFDM系统中FFT处理器芯片的设计

针对OFDM系统中FFT处理器的设计要求,选用4442混合基,按频率提取算法,设计128点高效FFT处理器.采用改进的基-4算法、乒乓RAM设计思想及流水线结构,使FFT处理器各个部分时序紧密配合,硬件和功耗得到优化.该ASIC采用SMIC CMOS 0.18 μm 1P5M工艺实现,结果满足时序和制造工艺要求,达到以下指标:工作频率66 MHz,芯片面积5.2075 mm2,功耗354.728 mW.     

流水线结构FFT/IFFT处理器的设计与实现

针对实时高速信号处理的要求，设计并实现了一种高效的FFT处理器。在分析了FFT算法的复杂度和硬件实现结构的基础上，处理器采用了按频率抽取的基—4算法，分级流水线以及定点运算结构。可以根据要求设置成4P点的FFT或IFFT。处理器可以对多个输入序列进行连续的FFT运算，消除了数据的输入输出对延时的影响。平均每完成一次N点FFT运算仅需要Ⅳ个时钟周期。整个设计基于Verilog HDL语言进行模块化设计。并在Altera公司的Cyclone Ⅱ器件上实现。     

基于无冲突地址生成的高性能FFT处理器设计

提出一种基于存储器交织架构的FFT处理器设计方法,并且针对基-8FFT提出一种无冲突地址生成算法,数据按帧进行操作。每个存储器均划分为8个独立的存储体,通过对循环移位寄存器译码,蝶式运算单元并行无冲突读写操作数,8通道输入数据进行并行的复数乘法运算。每级运算引入完全流水,减少了运算的时钟周期开销,同时推导出局部流水线设计必须满足的不等式条件。输入、输出存储器采用乒乓操作,按帧轮换,FFT运算连续输入、输出,采样频率与系统工作频率一致,具有很好的实时性,运算精度通过块浮点得到保证。该设计方法可以扩展至基-16FFT处理器设计。     

FFT复数处理器设计与FPGA验证

本文介绍了一种基于现场可编程门阵列(FPGA)的快速傅里叶变换(FFT)复数处理器设计,可进行1024点复数计算。采用按时间抽取的基-4算法和基于RAM的蝶形结构。同时对最后一级旋转因子进行了优化,减少了存储器的资源占用。使用流水线的处理结构,控制器简单。最后定点matlab建模与Synopsys的仿真器VCS仿真结果进行了对比,功能正确。完成整个运算仅用了2064个周期。最后用Altera公司的Cyclone IV E系列EP4CE10E22C8芯片完成原型验证,在时钟频率为50MHz时,完成1024点复数FFT仅用41.28μs。     

基于FPGA的64点FFT处理器设计

采取基-4按频率抽取FFT算法,设计一种可在FPGA上实现的64点、32位长、定点复数FFT处理器.基-4堞形运算单元中采用六级流水线设计,并行处理4路输入/输出数据,能极大地提高FFT的处理速度.该设计采用VHDL描述的多个功能模块,经ModelSim对系统进行逻辑综合与时序仿真.实验证明,利用FPGA实现64点FFT,运算速度快,完全可以处理高速实时信号.     

一种高速实时定点FFT处理器的设计

本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案，作者在这种高速FFT设计时选择的特点基于Radix4DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构，另外由于FFT基4运算的复杂性，所以在设计基4运算单元、数据通道中串并转换、运算数据的立齐、颠倒位序、双地址发生等方面也有一些特点。整体上考虑是；尽可能地能够进行高速的FFT运算，本文针对1024点、16bits位长、定点数、复数点进行运算；考虑到芯片外围接口的问题，希望外围能够尽量方便用户使用，所以在外围数据、状态和控制线上比较精简，从而把复杂的控制部分转移到芯片内部实现。