单芯片多处理器结构功耗评估方法研究

单芯片多处理器（CMP）结构已成为提高微处理器性能的重要途径,但国内外针对此结构的功耗评估与优化研究还较少见到,已有的研究多集中在软件级和编译级,目前还没有适用于该结构的功耗评估软件模拟器.为单芯片多处理器结构建立准确的功耗评估模型,将可给出该结构中各部件的功耗使用情况,进而可通过调整部件电压或优化部件结构达到减少整体功耗的目的;同时,此功耗评估模型也可作为高层功耗优化研究的测试平台,为系统级、软件级功耗优化研究提供支持.     

深亚微米CMOS电路漏电流快速模拟器

随着工艺的发展 ,功耗成为大规模集成电路设计领域中一个关键性问题 降低电源电压是减少电路动态功耗的一种十分有效的方法 ,但为了保证系统性能 ,必须相应地降低电路器件的阈值电压 ,而这样又将导致静态功耗呈指数形式增长 ,进入深亚微米工艺后 ,漏电功耗已经能和动态功耗相抗衡 ,因此 ,漏电功耗快速模拟器和低功耗低漏电技术一样变得十分紧迫 诸如HSPICE的精确模拟器可以准确估计漏电功耗 ,但仅仅适合于小规模电路 首先证实了CMOS晶体管和基本逻辑门都存在堆栈效应 ,然后提出了快速模拟器的漏电模型 ,最后通过对ISCAS85& 89基准电路的实验 ,说明了在精度许可 (误差不超过 3% )的前提下 ,模拟器获得了成百倍的加速 ,同时也解决了精确模拟器的内存爆炸问题     

基于SimpleScalar的M-SIM2.0模拟器内核分析与应用

SimpleScalar工具集被广泛应用于处理器建模与仿真,M-SIM2.0对其最复杂的out-of-order模拟器加入同时多线程支持,并作出相应改进。该文详细分析了基于SimpleScalar的M-SIM2.0模拟器的数据结构、流水线和函数级算法。对该模拟器在同时多线程结构竞争研究中的应用,进行了介绍。     

嵌入式处理器TLB设计方法研究

以处理器的TLB（Translation Look-aside Buffer）部件为研究对象，探讨嵌入式处理器TLB部件的高能效设计方法．用龙芯1号这款有代表性的真实处理器为设计模型，通过对功耗、面积、关键路径和性能等多方面的试验分析，提出了新颖的TLB低功耗设计方法．在经过改进后的TLB设计中，TLB部件的RAM部分的面积减少了50％，功耗降低了92．7％，整个TLB部件的面积减少了23．7％，功耗降低了28．5％，而电路延迟几乎没有增加，处理器的性能也没有受到影响．这充分说明改进方案是非常实用而有效的．     

微处理器体系结构模拟器SimpleScalar分析与优化

WisconsinMadison大学发布的SimpleScalar模拟器为处理器体系结构设计提供了多层次的支持。分析了整个模拟器的结构和工作流程,并通过测试分析得到了优化方法,该方法通过对模拟器编译配置的改进,能够缩短模拟时间50％左右,大大提高了工作效率。     

基于电路活跃度的SPM低功耗管理策略

针对现有的功耗管理未考虑高速暂存存储器(SPM)中不同的地址访问序列对功耗的影响问题,提出一种基于电路活跃度的SPM低功耗管理策略。通过重新组织指令与数据在SPM中的布局,降低SPM中存储对象访问时的电路活跃度,从而降低功耗。实验结果表明,与不考虑电路活跃度的基本策略相比,该分配策略可平均减少功耗15%以上。     

可重定向的周期精确模拟器生成环境研究

针对嵌入式系统设计对模拟器生成环境可重定向性的要求,以及当今大多数生成环境多为功能级,而不支持周期级模拟的现状,本文提出了一个可重定向的周期精确模拟器的自动生成环境.通过体系结构描述语言xpADL对目标体系结构的组成和周期级行为进行描述,利用生成器和构件库完成了模拟器的生成.其中,xpADL的描述构架、生成器的分析机制和构件库中控制模拟框架的应用,使得与现有的生成环境相比,此环境在指令的周期级行为、流水线组织和流水化部件的模拟能力等方面均具有优势.实验部分完成了PISA和StrongARM两种体系结构的周期级模拟,并进行了针对加解密应用的流水线结构设计空间搜索的研究,证明了该环境的可重定向性和有效性.     

基于功耗敏感性的降低嵌入式电路功耗方法

研究降低嵌入式系统的功耗问题。由于频繁进行电容充放电,以及晶体管瞬间导通所产生的动态和静态消耗过大,传统的嵌入式硬件系统中,大规模CMOS电路在工作状态切换存在电路的功耗过高的缺点。为解决上述问题,提出通过对动态功耗和静态功耗的产生及功耗模型进行研究,采用功耗敏感性分析的嵌入式降低功耗方法,通过分析电路的功耗敏感度,设计出功率消耗较低的电路,克服传统方法的弊端。实验表明,改进方法能够大幅降低嵌入式CMOS电路的消耗功率,取得了很好的效果,为设计提供了依据。     

一种改进的基于基本块的跟踪缓存

跟踪缓存(Trace Cache)是着力解决取指令的带宽的一种颇具潜力的技术.SimpleScalar模拟器是使用软件手段模拟和研究CPU体系结构的重要手段.本文在介绍CPU模拟器和Trace Cache技术的基础上,提出了一种改进的基于基本块构造的Trace Cache,并在SimpleScalar模拟器中实现,并且给出了在这个平台上的试验结果.     

基于Intel PXA250处理器工作状态的功耗仿真模型及分析

设计了一个基于Intel PXA250处理器工作状态的功耗仿真模型，并且对SimIt-ARM的指令集模拟器进行修改，使其模拟Intel PXA250处理器，然后，为其添加上功耗分析模块，均用C 实现，试验结果表明，该模型在分析嵌入式处理器的工作状态变换引起的功耗变化方面具有良好的效果．     

功耗仿真器HMSim的I/O接口功耗仿真模块设计与实现

在目前全球倡导“低碳经济”的背景下,嵌入式软件功耗已成为嵌入式系统设计的重要瓶颈,利用仿真技术实现嵌入式软件功耗的度量与实验是一种重要的开发手段。HMSim是一个高精度的指令级嵌入式软件功耗仿真器,介绍了HMSim的总体设计以及指令集仿真器结构,详细设计UART和LCD控制器等I/O接口的功能仿真模型,提出一种I/O接口功耗统计方法,最后通过运行基于μC/OS-II RTOS的应用程序,验证HMSim I/O接口功耗仿真模块的设计实现正确性。     

Compiler‐assisted dynamic scratch‐pad memory management with space overlapping for embedded systems

Scratch‐pad memory (SPM), a small, fast, software‐managed on‐chip SRAM (Static Random Access Memory) is widely used in embedded systems. With the ever‐widening performance gap between processors and main memory, it is very important to reduce the serious off‐chip memory access overheads caused by transferring data between SPM and off‐chip memory. In this paper, we propose a novel compiler‐assisted technique, ISOS (Iteration‐access‐pattern‐based Space Overlapping SPM management), for dynamic SPM management with DMA (Direct Memory Access). In ISOS, we combine both SPM and DMA for performance optimization by exploiting the chance to overlap SPM space so as to further utilize the limited SPM space and reduce the number of DMA operations. We implement our technique based on IMPACT and conduct experiments using a set of benchmarks from DSPstone and Mediabench on the cycle‐accurate VLIW simulator of Trimaran. The experimental results show that our technique achieves run‐time performance improvement compared with the previous work. The average improvements are 13.15, 19.05, and 25.52% when the SPM sizes are 1KB, 512 bytes, and 256 bytes, respectively. Copyright © 2010 John Wiley & Sons, Ltd.     

嵌入式系统软硬件协同验证中软件验证方法

随着集成电路及计算机技术的发展,嵌入式系统设计变得越来越复杂．复杂的嵌入式系统设计,通常采用验证的手段检验系统设计的正确性,硬件验证通常是在硬件设计描述的基础上建立用于模拟硬件功能的硬件模拟器;软件验证常用的方法是建立处理器功能模型(指令集模拟器ISS),逐条解释嵌入式软件在目标机器上的执行过程,产生模拟输出,驱动外围电路(即硬件设计)．指令集模拟器从底层时序关系模拟嵌入式软件在目标CPU上运行过程．对于复杂嵌入式系统设计,ISS模拟速度通常成为协同模拟瓶颈．基于RTOS的嵌入式软件快速验证方法可以有效地提高软件模拟速度,扩展RTOS功能,适应协同模拟需要,建立硬件模拟驱动,实现软件和硬件模拟器通信连接和协同模拟同步控制．基于RTOS的嵌入式软件验证方法以编译代码模型为基础,从系统行为级验证嵌入式软件功能,验证速度快．在实际应用中,该方法和ISS验证相结合,能够实现更有效、更快速的嵌入式系统协同验证．最后以几个典型硬件设计为基础,编写相应的控制软件,进行软硬件协同验证实验,实验结果数据说明该验证方法实用、有效、快速．     

算法级能耗分析方法研究

功耗现已成为嵌入式系统设计中一个重要的约束条件,而设计早期在高层所作的功耗评估与优化对整个系统能耗的影响最为显著。论文通过对指令级功耗模型进行研究得到一个算法级的功耗模型,并提出了基于此模型的静态算法能耗效率分析方法,它可以帮助设计者选择能耗较低的算法,对软/硬件系统设计中的功耗优化也有一定的作用。文中最后在功耗评估平台对算法实例进行模拟测试,试验结果验证了此分析方法的有效性。     

GPS信号仿真器方案设计与实现

研究优化GPS导航系统仿真器设计,要实现一种便携式GPS卫星信号仿真器。由于系统要求实时性强和定位精度高,嵌入式ARM+DSP+FPGA的硬件架构的仿真器平台有限的运算和存储能力不能满足要求,因此提出了GPS轨道仿真的三次样条插值仿真算法,运算量小、计算速度快、误差小,同时采用模块化设计并预留接口,方便扩展开发,可作为多种卫星的仿真器。进行仿真的结果表明,实现了GPS复杂系统仿真的实时性,仿真信号频谱特性较好,定位准确,可为导航系统设计和军用实验提供了可靠依据。     

基于排队网络的流水线模拟器任务缓存新分析模型

流水线软件模拟器是嵌入式微处理器软件仿真系统的关键技术,提出对嵌入式微处理器流水线仿真系统的排队网络建模与缓存大小分析方法.对SPARC-V8流水线模拟器建立M/M/1/N型排队网络模型,分析指令到达及服务阻塞机制.为了解决模型计算中的阻塞问题,在排队网络模型中增加"保持节点",得到扩展的等价排队网络模型.采用近似计算迭代算法,得到系统性能评价指标,并建立排队网络节点性能关系曲线,确定各功能模块的任务缓存大小.根据得出的任务缓存计算值设置流水线软件模拟器实际缓存大小,实验表明模型计算数据与实际运行数据基本一致.该评价方法对嵌入式微处理器流水线仿真系统的建模与性能分析具有重要的指导意义.     

一种便携式船舶气象仪仿真仪

为了解决船舶气象仪维修过程中存在的故障诊断困难、对维修人员要求较高以及专家随船维修不现实等问题,研制了一种便携式船舶气象仪仿真仪。该仿真仪的硬件部分采用模块化设计,主要模块均设计有基于AVR单片机的低功耗嵌入式系统,各模块间通过CAN总线连接,并可按需组态;软件部分设计有基于专家知识库和故障树分析法的专家系统故障诊断模型。试验结果表明,该仿真仪能够对现有各型号船舶气象仪的故障进行快速识别和准确定位,从而大大提高了船舶气象仪的维修保障能力。     

模型驱动的嵌入式仿真系统设计

为解决嵌入式系统仿真应用需求多样性的问题并提高系统的开发效率,设计一种通用嵌入式仿真系统。该系统在Matlab/Simulink开发环境的基础上,采用模型驱动的方法设计仿真模型并构建仿真组件库,实现了仿真系统模型的快速建立。同时设计了多接口、可扩展的仿真器硬件结构,解决了嵌入式系统接口的多样性问题。该仿真系统具有良好的可重用性和可移植性等特点,可用于多种嵌入式软件的开发,具有现实意义。     

嵌入式系统软硬件协同模拟验证环境设计与实现

介绍了一个嵌入式系统软硬件协同模拟验证环境，该环境以指令集模拟器和事件驱动硬件模拟器为基本框架，并由总线调度模型和总线界面模型提供软硬件模拟交互界面。重点讨论该环境中软硬件模拟器之间的接口设计与实现方法，最后给出一个嵌入式系统协同验证的应用实例。     

A queueing theoretic approach for performance evaluation of low-power multi-core embedded systems

With Moore’s law supplying billions of transistors on-chip, embedded systems are undergoing a transition from single-core to multi-core to exploit this high transistor density for high performance. However, the optimal layout of these multiple cores along with the memory subsystem (caches and main memory) to satisfy power, area, and stringent real-time constraints is a challenging design endeavor. The short time-to-market constraint of embedded systems exacerbates this design challenge and necessitates the architectural modeling of embedded systems to reduce the time-to-market by expediting target applications to device/architecture mapping. In this paper, we present a queueing theoretic approach for modeling multi-core embedded systems that provides a quick and inexpensive performance evaluation both in terms of time and resources as compared to the development of multi-core simulators and running benchmarks on these simulators. We verify our queueing theoretic modeling approach by running SPLASH-2 benchmarks on the SuperESCalar simulator (SESC). Results reveal that our queueing theoretic model qualitatively evaluates multi-core architectures accurately with an average difference of 5.6% as compared to the architectures’ evaluations from the SESC simulator. Our modeling approach can be used for performance per watt and performance per unit area characterizations of multi-core embedded architectures, with varying number of processor cores and cache configurations, to provide a comparative analysis.