H.264软件解码器的优化

分析了H．264软件解码器的结构，指出了影响速度的瓶颈，并给出了一种优化方案-从程序结构入手，结合MMX^TM技术，对H264软件解码器进行全面的优化。优化后的解码器在P3／800MHz以上的PC机上能够对于CIF格式的H．264序列进行实时解码。     

基于TMS320DM642的H.264视频解码器设计

给出了基于TMS320DM642的H.264视频解码器的设计,并详细讨论了解码器的硬件结构、算法优化、存储器分配以及DSP的PCI驱动程序的编制.     

H.264解码器的ASIC解决方案及其FPGA验证平台

论述了H.264解码器的ASIC(专用芯片)解决方案及其FPGA验证平台.该方案比常见DSP解决方案有更快的解码速度和更低的能耗,解决了H.264解码器由于算法复杂性增大带来的速度和能耗问题.鉴于大规模SoC芯片验证的复杂性,还比较详细地介绍了该芯片基于FPGA的验证平台.     

H.264/AVC视频编码标准中CAVLC解码器的设计

提出了一种应用于H.264/AVC的快速低功耗CAVLC解码器设计方法.对较复杂的几个模块进行了算法和结构上的优化,减少了占用的硬件资源,降低了实现复杂性.仿真结果表明:采用该方法设计的解码器可以正确解码每个变换块中的变换系数,且能在一个时钟周期解出一个句法,完全可以满足H.264视频实时解码的要求.     

H.264解码器的设计与优化

介绍了一种H.264(JVT)解码器的软件设计及其优化方法。以H.264测试模型jm50c为参考重新设计H.264解码器，为解码器的设计及优化提供了一种方法。试验结果表明，本方法与jm50c相比，解码速度提高了10-25倍。     

Symbian平台下基于FFmpeg的H.264解码器的移植

由于无线网络具有数据传输速率低、带宽不稳定、误码率高等缺点,所以如果想在无线网络上传输清晰流畅的视频流数据,必须有先进的视频压缩技术和高效健壮的传输协议的支持。H.264作为首选的视频压缩标准,但在手机视频的实际应用中,还存在诸多手机的播放器本身并不支持H.264编码格式的视频播放。以此为据,阐述了将开源H.264解码器移植到Symbian手机中的实现过程以及需要注意的几个实际问题,对其他手机平台提供了可借鉴的经验。     

基于TMS320DM642的H.264解码器优化

通过分析H.264软件解码器的结构和复杂度,确定了解码器在优化过程中的重点和难点,并结合TMS320DM642DSP性能特点,详细讨论了在TMS320DM642DSP平台上H.264解码器所采用的优化方法。这些方法主要涉及提高程序代码的并行性和增强存储器访问的效率,重点是运动补偿、IDCT等关键模块的优化。通过实验结果表明,本解码器可以实现CIF格式视频流的实时解码。     

基于OMAP平台的H.264解码器实现

给出了一种在OMAP5910平台上进行H.264解码器设计的实现方案。由于OMAP5910是双核处理器,本方案遵循它的编程模式,并结合具体结构进行了优化,最终通过ARM端客户程序负责控制DSP进行解码,并采用DSP端应用程序进行具体的解码处理,同时利用该解码器对图像进行了测试。实验结果表明,该解码器可以符合手持设备的应用需求。     

基于H．264的全高清解码器解决方案的研究

首先简要地叙述了H．264与其他标准相比所具有的优越性,接着系统地阐述了实现H．264全高清解码器的解决方案,并用JM平台对全高清的视频序列进行了解码测试,验证了软解码器方案不具备实时性,采用硬件解码器才是解决全高清视频解码的途径。     

基于H.264的Exp-Golomb解码器ASIC设计

本文设计了一种适用于H.264标准的Exp-Golomb硬件解码器,通过在电路设计中采用桶形移位器、首一检测器等关键单元,实现了码长的快速检测和码流的连续处理,单个时钟周期内可解一个句法元素,有效减少了硬件资源的损耗。     

基于SoC平台的H.264/MPEG-4 AVC解码器设计

提出了一种基于SoC平台的H.264/MPEG-4 AVC解码器设计方案,该方案基于Gaisler Research开发的LEON3 RISC核,采用双总线的流水线结构,具有很高的性价比,通过在Modelsim 6.0下的仿真结果表明,硬件解码部分在200 MHz系统时钟时可以实时解码H.264 High 44 4 profile 4.0 level码流.     

基于SoC平台设计的H.264/AVC CAVLC解码器

提出了一种基于SoC平台的CAVLC解码器.在尽量减少时钟消耗的前提下,此解码器可以解码每个变换块中变换系数的熵编码码流,并将结果按照块扫描顺序并行输出.通过在XILJNX的ISE6.0 FPGA开发软件下仿真及分析表明,在120MHz时钟时可以满足10 Mb/s码率下H.264标准中Level3.0的性能要求.     

软硬件协同设计技术在H.264解码器设计中的应用

作为SoC设计的三大关键支撑技术之一,软硬件协同设计技术已经得到了越来越广泛的应用。针对H.264解码芯片的设计,本文提出了一种软硬件协同设计、仿真以及验证的系统模型。设计实践证明,软硬件协同设计有效地提高了设计效率,加快了开发进度。     

基于可配置处理器的H.264解码芯片的选型

首先分析了可配置CPU的技术特点,然后介绍了市场上的两种可配置CPU的特性.通过对H.264标准的深入分析,最终选择了一种利用多个可配置CPU来实现H.264解码器芯片的设计方案.     

基于多核可配置DSP实现的H.264解码器

首先介绍了一款具有三核可配置处理器的DSP子系统的架构.3个处理器的结构及运算单元都可单独配置,因此可以更加有针对性、协调地工作.深入研究H.264视频编码标准,制定出解码流程,使DSP子系统中的3个处理器能够以流水线方武解码,从而达到最大的解码速度.     

H.264中CAVLC解码器的设计与优化

为了提高CAVLC解码器的解码速率,提出了一种优化的CAVLC解码器结构,主要包括level解码模块和RunBefore解码模块。level解码模块采用伪并行的结构解码幅值,实现了半个周期解码一个幅值;采用RunBefore与level快速合并的方法,在RunBefore解码完成的同时形成残差系数。建立了该优化结构的RTL模型,并验证了其功能的正确性。利用Xilinx公司的ISE13.3对该设计进行综合,结果显示该设计可以支持1 080 p高清视频的实时解码。