基于SOPC Builder的JPEG2000 IP核设计

使用SOPC Builder自定制组件的方法,设计出JPEG2000图像压缩算法的IP核。通过对JPEG2000压缩原理中并行性的深入分析,利用这种并行性提出了一种针对压缩过程中EBCOT算法编码的硬件加速实现的设计方案。在DE2开发平台上的测试表明,该文设计的JPEG2000IP核压缩速度明显比串行结构的同类处理器速度要快。     

自适应算术编码及其在JPEG2000中的应用

自适应算术编码是一种高效的熵编码方法。本文较为详细地介绍了自适应算术编码的工作原理和实现方法,以及在JPEG2000的应用情况,分析了自适应算术编码应用于图像压缩编码的实现过程,并讨论了实现过程中应该解决的若干技术问题。     

位平面算术编码的编码分离与MQ编码器改进

为了降低图像压缩中位平面算术编码的计算复杂度,提出了将算术编码从位平面扫描中分离,方便编码的并行计算。以JPEG2000的位平面编码为例,实现了位平面扫描和MQ编码的分离,然后根据编码分离后的算法特点,设计了一种改进的MQ编码器。对该算法在TMS320C6000系列DSP中的实现进行了研究,通过软件流水、循环展开、条件操作和优化选项等方法提高处理速度。编码独立和编码器改进相结合,使重建图像质量稍有提高,编码速度提高了8倍以上。     

JPEG2000 MQ编码算法的优化和FPGA实现

MQ编码是一种无损数据压缩技术,已被JPEG2000标准采用,其高复杂度成为JPEG2000系统实现的速度瓶颈。本文在分析MQ编码算法软件流程的基础上提出了一种优化的基于流水线处理的MQ编码算法;并利用Xilinx FPGA的可编程特性详细地将此算法模块化,最后实现仿真验证。结果表明,该算法在有限资源消耗情况下最高运算时钟频率可达89.8MHz,算法对于压缩速度要求严格的JPEG2000实现具有一定实用价值。     

一种适用于JPEG2000的流水线MQ编码器设计

JPEG2000采用基于上下文的MQ算术编码来增强压缩效果,但其实现比较复杂,特别对编解码器具有高数据吞吐量要求的高分辨率图像处理难以达到实时实现,为此提出MQ算术编码的硬件快速算法。首先分析了JPEG2000标准中MQ编码算法流程,然后提出了一种四级流水线结构的硬件实现。实验结果表明,根据所提出的硬件结构,编码器在Altera的EP1S25B672上最高运行速度能够达到65MHz,共占用了1051个LE资源,以较少的资源取得了较高的数据吞吐量。     

JPEG 2000--新的静止图像压缩标准

为满足不同应用需求而制定的新的静止图像压缩标准——JPEG2000已于2000年12月正式成为国际标准，对JPEG2000进行了系统的分析，对其采用的许多新算法及关键技术进行了详细的描述，包括基于提升法的第2代小波变换，位平面编码，自适应算术编码，标识树编码，感兴趣区域编码及基于渐进顺序的码流组织方式等。     

小波滤波器低功耗并行的VLSI结构设计

提出一种基于行和提升算法,实现JPEG2000编码系统中的小波正反变换(discretewavelettransform)的低功耗、并行的VLSI结构设计方法·利用该方法所得结构一次处理两行数据,分时复用行处理器,使行处理器内以及行、列处理器实现并行处理,且最小化行缓存·对称扩展通过嵌入式电路实现,整个结构采用流水线设计方法优化,加快了变换速度,增加了硬件资源利用率,降低了功耗,效率几乎达到100%·小波滤波器正反变换结构已经经过FPGA验证,可作为单独的IP核应用于正在开发的JPEG2000图像编解码芯片中·     

JPEG2000感兴趣区域编码的新方法

对于感兴趣区域编码一直是图像压缩的热点之一。结合新一代静止图像压缩标准JPEG2000,介绍了JPEG2000中两种经典的ROI压缩算法：最大化位移法和一般位移法,分析了这两种方法的实现原理和优缺点,提出了一种新的JPEG2000感兴趣区域编码方法。该方法利用JPEG2000中“失真可伸缩性”的特点,对于感兴趣区域和背景区域给定的目标质量,在质量层上根据给定的目标质量对包进行丢弃处理以达到压缩的目的,没有经典ROI（Region Of Interest）压缩方法的移位处理,所以压缩效率略好于经典压缩方法,压缩时间小于经典ROI方法所需的时间。实验结果表明,在相同的压缩比特率下,压缩效果和压缩时间优于JPEG2000中经典的压缩方法     

基于零树小波与分形图像的编码算法结合研究

通过有机结合零树小波编码、分形图像编码,提出了一种基于零树小波和分形图像的小波图像压缩算法,讨论了基于零树小波图像压缩的编码算法机理,提高了算术编码的性能,并对JPEG2000与JPEG效果图像的测试实验结果进行了比较,实验结果表明,JPEG2000的压缩效果优于目前已有的小波图像压缩算法。     

面向遥感影像的JPEG2000优化压缩算法

在常规的JPEG2000压缩框架下,提出一种面向遥感影像的JPEG2000优化压缩算法,对遥感图像整体处理传输耗时进行分段处理,在EBCOT编码中合并编码通道扫描过程及编码过程,实现对遥感图像编/解码过程用时的优化,在小波变换后清除高频子带小波系数中非重要的背景信息,并缩减相对重要信息的处理过程,从而缩短了与压缩比和图像大小密切相关的传输时间。实验结果表明,该算法在几乎不影响遥感图像质量的情况下可以显著提高遥感图像整体压缩、传输和重构的效率,缩短其处理耗时。     

基于FPGA的二维DCT IP核优化设计

采用行列分解法实现了二维DCT变换,其一维DCT采用Loeffler算法结构,结合位宽优化与CSD乘法优化,在FPGA芯片上无内嵌硬件乘法器情况下,一维DCT计算模块仅需要1504LUTs;有内嵌硬件乘法器情况下,仅需要688LUTs与22个内嵌9*9乘法器。将二维DCT计算模块封装为wishbone接口的IP核,在AlteraDE2-70开发板上实测二维DCT计算速度是软件快速DCT算法的296倍,可应用于JPEG图像处理、音频处理等场合。     

An efficient hardware implementation of parallel EBCOT algorithm for JPEG 2000

With the augmentation in multimedia technology, demand for high-speed real-time image compression systems has also increased. JPEG 2000 still image compression standard is developed to accommodate such application requirements. Embedded block coding with optimal truncation (EBCOT) is an essential and computationally very demanding part of the compression process of JPEG 2000 image compression standard. Various applications, such as satellite imagery, medical imaging, digital cinema, and others, require high speed and performance EBCOT architecture. In JPEG 2000 standard, the context formation block of EBCOT tier-1 contains high complexity computation and also becomes the bottleneck in this system. In this paper, we propose a fast and efficient VLSI hardware architecture design of context formation for EBCOT tier-1. A high-speed parallel bit-plane coding (BPC) hardware architecture for the EBCOT module in JPEG 2000 is proposed and implemented. Experimental results show that our design outperforms well-known techniques with respect to the processing time. It can reach 70 % reduction when compared to bit plane sequential processing.     

基于SOPC系统的JPEG解码IP核设计

给出了一种在可编程片上系统(System on programmable chip,SOPC)中实现JPEG解码的IP核设计方案,将JPEG解码算法中大量的运算采用硬件实现,嵌入式处理器只参与很少的一部分工作,从而大大提高JPEG的解码速度。本文分析了JPEG解码的原理,使用硬件语言构建了Huffman解码、反量化、反离散余弦变换等模块,完成了JPEG解码器的设计。仿真和测试结果表明,使用SOPC设计的JPEG解码IP核具有高性能、高效率且使用灵活、低成本等特点。     

优化的JPEG2000算术编码器结构

各种并行位平面编码算法极大提高了上下文/符号数据对的产生速度,与此同时,算术编码算法的串行本质却严重限制了这些数据对的编码速度。因此,算术编码器(AE)已经成为JPEG2000系统的瓶颈问题。本文分析了现存各种算术编码器结构的缺陷,并提出了一种优化的单输入三级流水线结构。FPGA实现结果表明,本文结构以最小的硬件代价(1100 ALUTs和365 registers)获得了最优的实际数据吞吐率((133N)/(N+2))。     

高性能的EBCOT编码及其VLSI结构

提出了比特平面与编码过程全并行处理的EBCOT(embedded block coding with optimizedtruncation)编码结构.通过分析JPEG2000和国内外提出的EBCOT编码结构,指出不仅每一个比特平面,而且对应的编码过程的编码信息可以同时获得,从而给出了比特平面与编码过程全并行处理的块编码方法,并且详细说明了实现的VLSI结构.理论分析以及具体实验结果表明,比特平面与编码过程全并行处理所需的时钟周期最少,FPGA原型系统最高时钟频率可达65MHz,对于512×512的灰度图像,处理速度可达30fps,完全可以实时处理,图像质量达到了公布的JPEG2000标准.     

基于Nios Ⅱ的双网传真机系统的研究与开发

基于Nios-Ⅱ设计和实现了支持PSTN网络、Internet网络的双网传真机系统,利用FPGA实现了传真机系统的多个电路模块,包括A/D采样控制逻辑、二值化图像处理模块、MH编码模块、MH译码模块和CIS扫描、TPH打印、电机控制模块。基于μC/OS-Ⅱ、Niche TCP/IP实现了T30协议通信、非实时网络传真通信、Tiff文件创建、Tiff文件解析模块。使用Altera Cyclone EP1C20开发板实现和验证了整机系统,经过软硬件联调,达到了系统设计指标和功能。     

Embedded hardware low cost JPEG 2000 video coding system

In this paper, we introduce an embedded hardware low complexity JPEG 2000 video coding system. The hardware implementation itself exploits temporal redundancy by coding differential frames which are arranged in an adaptive group of picture (GOP) structure. The GOP structure is determined by statistical analysis of previously coded differential frames. We present a hardware video coding system that applies this interframe coding scheme to a digital signal processor environment. This system basically consists of a microprocessor (ADSP-BF533 Blackfin processor from analog devices) and a JPEG 2000 compression engine (ADV202). Our straightforward system is predestined for encoding surveillance-type videos with low cost.