基于FPGA并行+拆分查找表分布式高阶FIR的设计与实现

为了整合串行、并行、拆分查找表三种主要分布式算法在存储器占用和时钟周期利用上的优缺点,提出了一种利用并行+拆分查找表分布式算法实现高阶FIR滤波器的方法.对分布式算法的串行、并行和拆分查找表结构进行比较说明,通过分析计算,阐述了新提出的并行+拆分查找表分布式算法的优势.介绍了以FPGA为核心器件及其他国产元器件搭建实现的系统硬件电路,元器件国产化率高达100％.同时,利用Matlab软件进行理论仿真,最后应用网络分析仪测试高阶FIR滤波器的幅频特性,验证了该算法的有效性和实时性.     

FIR滤波器的FPGA实现及其仿真研究

本文提出了一种采用现场可编程门阵列器件FPGA实现FIR字滤波器硬件电路的方案,该方案基于只读存储器ROM查找表的分布式算法。并以一个十六阶低通FIR数字滤波电路在ALTERA公司的CYCLONE系列FPGA芯片上的实现为例说明了设计过程。所设计电路通过软件验证和硬件仿真,结果表明电路工作正确可靠,满足设计要求,性能优于用DSP和传统方法实现的FIR滤波器。     

基于FPGA流水线分布式算法的FIR滤波器的实现

提出了一种采用现场可编程门阵列器件(FPGA)并利用窗函数法实现线性FIR数字滤波器的设计方案,并以一个十六阶低通FIR数字滤波器电路的实现为例说明了利用Xilinx公司的Virtex-E系列芯片的设计过程。对于在FPGA中实现FIR滤波器的关键———乘加运算,给出了将乘加运算转化为查找表的分布式算法。设计的电路通过软件进行了验证并进行了硬件仿真,结果表明:电路工作正确可靠,能满足设计要求。     

基于分布式算法和FPGA实现基带信号成形的研究

提出了一种采用现场可编程门阵列FPGA实现基带信号成形FIR的数字滤波器硬件电路的方案。该方案基于分布式算法的思想,利用FPGA丰富的查找表资源,从时域上对基带信号直接进行成形。因为所采用的成形方法运算量小、精度高,所以适用于实时系统。所设计的电路通过硬件仿真,证明能够满足系统的要求,具有一定的理论和实际意义。     

FIR数字滤波器中乘法模块分析与改进

在数字滤波器理论及常见实现方法的基础上,介绍了能高效实现固定常系数乘法的分布式算法原理,给出了在FPGA中用查找表实现FIR滤波器的算法设计.在乘法设计模块中,根据分析结果对算法的实现进行了改进,给出了减小误差的设计.本设计借助仿真软件对该方案进行验证,仿真实验结果表明此种数字滤波器的实现方法减小了误差,其性能优于传统的数字滤波器.     

利用改进DA算法FIR滤波器的仿真与实现

针对传统乘法运算在FPGA中占用大量硬件资源的弊端,根据FIR滤波器的线性特性,对串行、并行和改进的分布式算法进行研究,利用改进分布式算法在FPGA上对FIR滤波器进行设计,通过查表法完成FIR滤波器的设计,用改进分布式算法设计了16阶FIR滤波器,并在Quartus II 7.0下进行仿真,仿真结果表明,与传统方法相比,该方法能够有效减少硬件资源的使用。     

基于FPGA的数字滤波器乘法模块改进

乘法运算是数字滤波器中的核心操作,其性能的好坏直接影响整个滤波器的特性.在数字滤波器理论及常见实现方法的基础上,介绍了能高效实现固定常系数乘法的分布式算法原理,给出了在FPGA中用查找表实现FIR滤波器的算法设计.在乘法设计模块中,根据分析结果对算法的实现进行了改进,给出了减小误差的设计方案.该设计借助仿真软件对该方案进行验证,其结果表明数字滤波器的实现方法减小了误差,其性能优于传统的数字滤波器.     

强震观测系统中数字抽取滤波器的实现研究

为了提高六自由度强震观测系统的集成度以及可靠性,并降低它的系统成本,用现场可编程门阵列(FPGA)芯片取代六自由度强震观测系统内的∑-Δ型A/D转换器组件中的有限冲击响应(FIR)抽取滤波器芯片CS5322。根据FPGA芯片的特点,FIR数字抽取滤波器采用分布式算法来实现,这种方法实现的基础是查找表。同时,采用部分表结构实现的分布式算法大大降低了对FPGA芯片内部系统资源的占用。用这种方法,分别设计了芯片CS5322中三级FIR抽取滤波器,并且,在1片低成本EP1C12芯片中集成了8片CS5322的功能,完成了设计目标。     

罗兰C前端数字带通滤波器设计与实现

分析了罗兰C信号的特征,并根据信号特征决定选用FIR滤波器,利用MATLAB工具设计了满足滤波要求的高阶数字带通滤波器。详细研究了分布式算法的原理和分布式算法在FPGA上实现FIR数字滤波器的方法。最终采用改进的分布式算法在FPGA上实现了127阶FIR数字带通滤波器。利用实际采集的信号进行仿真和现场测试,结果均显示由该方法设计的滤波器性能良好,方法简单易行,相对于传统的乘累加结构不仅能节省硬件资源,而且可以改善数据处理速度,具有一定的推广价值。     

基于FPGA分布式算法的滤波器设计

研究基于分布式算法的数字滤波器设计方法,介绍了能高效实现固定常数乘法的分布式算法原理,并将分布式算法应用于FIR低通滤波器设计,实现了16阶滤波器的设计和调试.采用了EP3C25F324C8来完成滤波器的设计,其中采用串行加法器将数据进行预相加,将16阶降为8阶,降低了资源占用率并提升了处理速度.使用Matlab编程8阶固定常数系数对应256个值的查找表直接导入到FPGA的ROM中,设计方法具有兼容性,可设计更高阶次的滤波器.通过功能仿真证明,方法可行高效.     

采用8031作主控器的时域FIR数字滤波器

长期以来，ＦＩＲ数字滤波器大多是在频域上实现。因为，在时域上实现ＦＩＲ数字滤波所遇到的首要问题，是输入信号序列与冲激响应序列的卷积运算速度难以提高。然而，随着超大规模集成电路的飞速发展，硬件集成度与运算速度获得极大的改观，在时域上实现ＦＩＲ数字滤波已成为可能。ＩＭＳＡ１００是高速、高精度３２级数字信号处理器，是完成卷积运算的理想器件。本文论证了用ＩＭＳＡ１００实现时域ＦＩＲ数字滤波器的可行性和硬件设计中的一些问题，并给出了应用举例。在设计中选用８０３１单片机做主控器，大大提高了性能价格比，使这一设计具有很高的实用价值。     

基于SYSGEN的AS型FIR滤波器设计

本文以FPGA为硬件核心设计数字滤波系统,提出一种低成本高效FIR滤波器的设计方法。首先利用提出的AS型FIR滤波器实现结构,降低系统逻辑资源消耗、提高系统资源利用率及系统运行速度,然后综合采用SYSGEN和ISE实现滤波器的模块化和自动化设计,简化设计过程,降低实现难度。具体在XC3S500E4f320 FPGA上实现了一系列4阶到32阶的FIR滤波器,实验结果验证了方法的有效性。     

基于FPGA的SAR预处理器中FIR滤波器的实现

针对合成孔径雷达(SAR)预处理器的技术要求,提出了一种采用现场可编程门阵列器件FPGA并利用窗函数法实现线性FIR数字滤波器硬件电路的设计方案,并以一个16阶低通FIR数字滤波器电路的实现为例说明了利用Xilinx公司的Virtex-E系列芯片的设计过程。对于耗时且占资源的乘累加运算,我们给出了将乘累加运算转化为查表的分布式算法(DA算法)。设计的电路通过软件程序进行了验证和硬件仿真,结果表明电路工作正确可靠,能满足设计要求。     

FIR数字滤波器设计及其FPGA实现

以FPGA为硬件平台,利用FPGA的DSP开发工具DSP Builder对数字滤波器进行建模设计及系统模型仿真,生成VHDL工程文件,编制相应顶层文件,使其符合滤波器硬件系统。利用QuartusⅡ对项目进行综合、编译和调试,生成原理图模块和RTL电路图。通过对5 kHz方波信号进行仿真滤波,并将VHDL下载到硬件系统中进行硬件实现,有效地提取到5 kHz的正弦信号。实验结果表明,该设计很好地达到了FIR滤波器的性能,为数字滤波器的设计与实现提供了新的途径和方法。     

基于支持向量机的滤波器设计与硬件实现

针对传统有限脉冲响应(FIR)滤波器设计方法和神经网络设计方法的不足,在改进使用支持向量机(SVM)设计FIR滤波器方法的基础上,提出了SVM设计FIR滤波器的硬件实现方法.使用理想滤波器的幅值响应训练SVM,得到训练参数,据此构建基于SVM的FIR滤波器的嵌入式系统.软件实现FIR滤波器的训练部分,硬件实现FIR滤波器的测试部分.单次判定测试向量的时间约为3500 ns,滤波准确率可达到98.41%.设计的滤波器具有良好的幅频特性,边界控制精确,逼近理想滤波器.     

基于FPGA的FIR数字滤波器的实现

减少系统资源占用．提高运算速度与运算精度一直是FIR数字滤波器的研究中的主要课题。采用VHDL语言在FPGA上实现一种FIR．数学滤波器。该滤波器采用CSD—RAG编码．利用公共因子来构建加法树。相对于传统的乘累加结构与DA查表法,能大量地降低系统资源占用．同时采用整数量化抽头系数,提高数据处理的精度。     

一种新型滤波器的设计与实现

文章提出了一种采用现场可编程门阵列器件（FPGA）设计FIR数字滤波器的方案,利用MATLAB软件对滤波器进行了设计和仿真,设计时利用移位寄存器代替通用乘法宏单元的调用,同时利用CSD编码简化了硬件的结构,对用VerilogHDL语言描述的滤波器进行了综合和仿真。结果表明,此实现方案具有比较高的设计效率和推广应用价值。     

基于FPGA的时变带宽数字滤波器的研究和设计

介绍了一种采用切比雪夫逼近算法估计滤波器的系统传输函数、按照频率乘积法基于FPGA实现窄带FIR数字滤波器的方法。通过分析设计指标中对纹波和阻带衰减的要求,确定了以切比雪夫逼近算法作为理论基础,采用MATLAB数学工具实现该算法;采用VHDL硬件描述语言描述了频率乘积法的RTL级实现结构,并通过了硬件电路测试满足了设计的要求。通过本论文论证了切比雪夫逼近法在FIR滤波器基于FPGA设计可行性。