一种欠采样应用的高精度低功耗采样/保持电路

设计了一种可用于欠采样情况的高精度、低功耗采样/保持电路。在40 MHz时钟频率下,采样90 MHz输入信号时可达11位以上精度。采用电容翻转结构的采样/保持电路,以消除电容失配的影响;使用栅压自举开关,以提高线性度,实现欠采样输入;并设计了一种高增益、大带宽、低功耗的增益自举套筒式共源共栅(telescopic cascode)运算放大器。电路采用SMIC 0.35μmCMOS工艺实现,电源电压为3.3 V,功耗仅为7.6 mW。     

一种低电压低功耗高PSRR CMOS基准电路

设计了一种工作在亚阈值区的高精度、低电压、低功耗CMOS基准电路。电路采用0.18 μm CMOS工艺实现,在1.2 V电源电压下,输出202 mV的基准电压,在-40 ℃~130 ℃范围内的温度系数为6.5×10-5/℃,消耗2.46 μA电流。电源电压从1.1 V变化到3.6 V时,输出基准电压仅变化0.336 mV。该基准电路的电源电压抑制比(PSRR)在直流处达到-93 dB,10 MHz处达到-63 dB。设计了一种多路快速启动电路,只需13 μs即可完成启动。利用高阈值电压晶体管与普通阈值电压晶体管的V_th之差作为负温度系数电压源,使输出基准电压对工艺角不敏感。     

一种新型双采样CMOS采样保持电路

应用改进的双采样技术设计了一个标准CMOS模拟工艺下、采样率为80MHz的采样保持电路.应用单一时钟控制采样以消除两相采样的不匹配;采用时钟控制的双输入端运放以消除存储效应并消除大部分失调;采用栅压自举的采样开关以减小非线性失真.仿真结果表明,在2.5V电源电压下,当输入信号频率为37MHz时,采样保持电路可获得11bit的精度,消耗13mW的功耗.     

一种用于流水线A/D转换器的低功耗采样/保持电路

文章介绍了一种适用于10位20MS／s流水线A／D转换器的采样／保持（S／H）电路。该电路为开关电容结构，以0．6μm DPDM CMOS工艺实现。采用差分信号输入结构，降低对共模噪声的敏感度，共模反馈电路的设计稳定了共模输出，以达到高精度。该S／H电路采用低功耗运算跨导放大器（OTA），在5V电源电压下，功耗仅为5mW。基于该S／H电路的流水线A／D转换器在20MHz采样率下，信噪比（SNR）为58dB，功耗为49mW。     

高性能CMOS采样保持电路的设计

给出了一种适合于高速模数转换器(ADCs)的高性能采样/保持电路的设计方法,该电路采用全差分结构、底板采样和高性能增益自举运算放大器来抑制电荷注入误差和时钟馈通误差,从而极大的减小了非线性误差,保证了较高的精度.     

一种低电压高精度125 MHz采样/保持电路

介绍了一个低电压高精度的高速采样／保持电路。该电路的电源电压为1．8V，在125MHz频率时钟采样时，可达到10位以上的精度；采用栅源电压恒定的栅压自举开关，极大地减小了采样的非线性失真，同时，有效地抑制了输入信号的直流偏移；高性能增益自举的折叠式级联运算放大器减小了有限增益和不完全建立带来的误差。整个电路以0．18μm CMOS工艺库验证，功耗仅为11．2mW。     

用于12 bit 40 MS/s低功耗流水线ADC的采样保持电路

设计了一个可降低12 bit 40 MHz采样率流水线ADC功耗的采样保持电路。通过对运放的分时复用,使得一个电路模块既实现了采样保持功能,又实现了MDAC功能,达到了降低整个ADC功耗的目的。通过对传统栅压自举开关改进,减少了电路的非线性失真。通过优化辅助运放的带宽,使得高增益运放能够快速稳定。本设计在TSMC0.35μm mix signal 3.3 V工艺下实现,在40 MHz采样频率,输入信号为奈奎斯特频率时,其动态范围(SFDR)为85 dB,信噪比(SNDR)为72 dB,有效位数(ENOB)为11.6 bit,整个电路消耗的动态功耗为14 mW。     

一种10位80 MS/s低功耗采样保持电路的设计

给出了一种基于开关电容(SC)电路的10位80 MHz采样频率低功耗采样保持电路。它是为一个10位80 MS/s流水线结构A/D转换器的前端采样模块设计的。在TSMC 0.25μmCMOS工艺,2.5 V电源电压下,该电路的采样频率为80 MHz;在奈奎斯特频率采样时,无杂散动态范围(SFDR)为75.4 dB,SNDR为71.8 dB,ENOB为11.6,输入信号范围可达160 MHz(两倍采样频率),此时SFDR仍大于70 dB。该电路功耗为16.8 mW。     

低电压低功耗CMOS 5Gb/s串行收发器

设计并实现了一种使用0.13μm CMOS 工艺制造的低电压低功耗串行收发器.它的核心电路工作电压为1V,工作频率范围为2.5~5GHz.发送器包括一个20:1的串行器和一个发送驱动器,其中发送驱动器采用了预加重技术来抵消传输信道对信号的衰减,降低信号的码间串扰.接收器包括一个输入信号预放大器,两个1:20的解串器以及时钟恢复电路.在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度.测试表明,收发器功耗为127mW/通道.发送器输出信号均方根抖动为4ps.接收器在输入信号眼图闭合0.5UI,信号差分峰-峰值150mV条件下误码率小于10-12.     

新型CMOS采样/保持电路的设计研究

讨论了目前各种先进的采样／保持电路结构，基于底极板(BottomPlate)采样技术和引导开关技术，设计了一种新型的全差分开关电容双采样保持放大器，有效地消除了电荷注入和时钟馈通效应，并保证了较高的单位增益频率、采样速率和信号建立时间。电路设计基于TSMC 0．35μm CMOS工艺Bsim3模型，并采用Hspice工具对设计进行了仿真验证。     

一种低压低功耗伪差分环形压控振荡器的设计

基于TSMC 28 nm CMOS工艺设计了一个伪差分结构的低压低功耗CMOS环形振荡器。电路包括偏置电路、环形振荡器和输出缓冲器。伪差分环形振荡器有五级延迟单元,延迟单元采用Maneatis对称负载。在Cadence Spectre上进行前仿真。结果表明,VCO工作在0.9 V电源电压下时,其频率调谐范围为0.65 GHz~4.12 GHz。在3.6 GHz以下频率范围内具有很好的调谐线性度。中心频率约为2.3 GHz时,其相位噪声为-79.06 dBc/Hz@1 MHz。输出缓冲电路能够实现轨对轨的输出摆幅,输出占空比可优化至50%。环形振荡器的功耗约为5.7 mW。     

Low-Voltage Low-Power Integrated Phase-Shifter as Resistive Sensor Transducer

In this paper, we present a CMOSlow-voltage low-power phase shiftertopology, to be used as an integratedresistive sensor interface for portableapplications. The circuit furnishes an outputsquare wave whose time delay and shift arelinear with the value of the sensorresistance. Shifter non-idealities havebeen also considered. The circuit can be alsotransformed into an oscillator by a simpleterminal connection. In this case, theoscillation frequency is inverselyproportional to the same resistance. The proposed topology has been designed andfabricated in CMOS Mietec 0.5 technologyand can operate at supply voltages lowerthan 3 V. The minimum operating supplyvoltage is 1.2 V, the power consumptionbeing only 1 W for the shifter. Thecircuit shows good insensitivity to both thesupply voltage and temperature variations,so it can be applied as an alternativetopology for portable-system integratedinterfaces for typical resistive sensors ofM range.     

A Low-Voltage Low-Power Rail-to-Rail Constant g m Transconductance Amplifier

In this paper, a low-voltage low-power rail-to-rail constant g _m transconductance amplifier (TA) is introduced. The supply voltages are set at (±1.5 V). The circuit depends on selecting the maximum transconductance (g _m ) to achieve an almost constant g _m over the entire common-mode (CM) range. The circuit is then used to realize a second-order 4 MHz lowpass filter consuming 530 W, and a fifth-order 450 kHz lowpass elliptic filter consuming 2.3 mW. Both filters can be integrated on silicon without any external connections.     

一种低压低功耗CMOS ULSI运算放大器单元

基于新型的折叠电流镜负载PMOS差分输入级拓扑、轨至轨(Rail-to-Rail)AB类低压CMOS推挽输出级模型、低压低功耗LV/LP技术和Cadence平台的实验设计与模拟仿真,采用2μmP阱硅栅CMOS标准工艺,得到了一种具有VT=±0.7V、电源电压1.1～1.5V、静态功耗典型值330μW、75dB开环增益和945kHz单位增益带宽的LV/LP运算放大器。该器件可应用于ULSI库单元及其相关技术领域,其实践有助于CMOS低压低功耗集成电路技术的进一步发展。     

A Wired-AND Current-Mode Logic Circuit Technique in CMOS for Low-Voltage, High-Speed and Mixed-Signal VLSIC

A wired-AND current-mode logic (WCML) circuit techniquein CMOS technology for low-voltage and high-speed VLSI circuitsis proposed, and a WCML cell library is developed using standard0.8 micron CMOS process. The proposed WCML technique appliesthe analog circuit design methodologies to the digital circuitdesign. The input and output logic signals are represented bycurrent quantities. The supply current of the logic circuitis adjustable for the required logic speed and the switchingnoise level. The noise is reduced on the power supply lines andin the substrate by the current-steering technique and by thesmooth swing of the reduced node potentials. Precise analogcircuits and fast digital circuits can be integrated on the samesilicon substrate by using the low noise property of the WCML.It is shown by the simulations that at low supply voltages, theWCML is faster and generates less switching noise when comparedto the static-CMOS logic. At high speeds, the power dissipationof the WCML is less than that of the static-CMOS logic.     

一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.     

高精度的采样保持电路的设计

设计了一个用于SAR结构的模数转换器的采样保持电路,采用5V供电具有14bit的采样精度和4MHz的采样频率。利用两个buffer的缓冲作用,降低了由于运放的输入电容产生的误差;并通过放大器反馈减弱了与输入信号相关的电荷注入的影响。     

低压低功耗电流模CMOS带隙基准电路

提出了一种解决电流模带隙基准电路的第三简并态问题的处理方法,设计了一个完整的低压低功耗带隙电路.通过在电路启动时关断导致产生第三简并态的电流通道并监测电路关键节点电压的方法,控制电路的启动过程,使电路在启动时避开第三简并态,进入正常工作状态.HSPICE仿真结果显示,该电路的输出基准电压为793.6 mV,温度漂移系数可低达10 ppm/℃,电源电压大于1 V即可正常工作;在电源电压为1.5 V时,功耗小于5 μW.     

一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.     

一种10位100MHz采样/保持电路的设计

描述了一种采用0.35μmBicmos工艺设计的全差分采样/保持电路,该电路采用全差分结构和辅助时钟设计以及在采样/保持电路中增加两个小电容,有效地减小了电荷注入的影响,同时通过时钟提升电路的设计,提高了采样速度.在Cadence的SPECTRE下仿真,结果表明该电路在3.3V电源电压、100MHz的采样频率下能稳定工作.