基于FPGA的开关盒互连容错算法的研究

FPGA主要由两个基本部分组成,一是可配置逻辑部件,另一部分就是互联网络,负责对可配置逻辑块间的通信。FPGA内部大约80%的晶体管都是作为可编程开关和缓冲器来完成可编程路由网络工作的。文中主要对出现错误的开关盒阵列中可执行的路径数量进行评估,并且使用算法找到合适的路径,避开错误。     

Online Fault Tolerance for FPGA Logic Blocks

Most adaptive computing systems use reconfigurable hardware in the form of field programmable gate arrays (FPGAs). For these systems to be fielded in harsh environments where high reliability and availability are a must, the applications running on the FPGAs must tolerate hardware faults that may occur during the lifetime of the system. In this paper, we present new fault-tolerant techniques for FPGA logic blocks, developed as part of the roving self-test areas (STARs) approach to online testing, diagnosis, and reconfiguration . Our techniques can handle large numbers of faults (we show tolerance of over 100 logic faults via actual implementation on an FPGA consisting of a 20 times 20 array of logic blocks). A key novel feature is the reuse of defective logic blocks to increase the number of effective spares and extend the mission life. To increase fault tolerance, we not only use nonfaulty parts of defective or partially faulty logic blocks, but we also use faulty parts of defective logic blocks in nonfaulty modes. By using and reusing faulty resources, our multilevel approach extends the number of tolerable faults beyond the number of currently available spare logic resources. Unlike many column, row, or tile-based methods, our multilevel approach can tolerate not only faults that are evenly distributed over the logic area, but also clusters of faults in the same local area. Furthermore, system operation is not interrupted for fault diagnosis or for computing fault-bypassing configurations. Our fault tolerance techniques have been implemented using ORCA 2C series FPGAs which feature incremental dynamic runtime reconfiguration     

Applying Dynamic Reconfiguration for Fault Tolerance in Fine-Grained Logic Arrays

This paper presents the realization of a fault tolerance technique for a dynamically reconfigurable array of programmable cells. The three parts of the technique, fault detection, fault reconfiguration, and fault recovery, are implemented completely in hardware and form a self-contained system. Each of the parts can be exchanged by an alternative implementation without affecting the remaining parts too much, thus making the concept adaptable to different reconfigurable circuits. A hardware realization for the core mechanism is discussed and a prototypical design of a field-programmable gate array implementing the complete system is described. The technological development towards nanoscale feature sizes and the growing influence of deep-submicrometer effects will result in an inherent unreliability of the individual components of future circuit implementations and a higher vulnerability towards external influences. The technique discussed can be used to exploit dynamic reconfiguration capabilities of programmable arrays to alleviate system vulnerability towards these effects and thus to enhance their overall reliability.     

FPGA中开关矩阵的研究

开关矩阵是现场可编程门阵列FPGA芯片中最重要的组成部分之一。通过对FPGA中开关矩阵进行分析和研究,介绍了开关矩阵的布局和绕线方式,建立了开关矩阵的基本模型,对开关矩阵模型进行了仿真、分析和优化。重点分析了开关矩阵速度与各参数因子之间的关系,结果表明优化后的开关矩阵具有很好的性能。     

FPGA芯片中的交叉开关设计

作为一种可重复使用的器件，现场可编程门阵列（FPGA）受到越来越多的关注，它以面积为代价换取使用的灵活性。在FPGA芯片的设计中，通过分析交叉开关结构的特点，将传输管逻辑应用于其中。采用这种传输管结构的交叉开关，大大降低了芯片实现所需的晶体管数目，减小了芯片的版图面积，从而提高了FPGA芯片的面积效能。     

硅基波导光开关及开关阵列的研究进展

光开关是光网络中实现光交换的核心器件.硅基波导光开关作为一类重要的开关器件,具有体积小、开关速度快、兼容性好等优点.近年来随着硅基波导制作技术的成熟,硅基波导光开关及开关阵列的研究日益受到人们的重视.文章介绍了SOI(silicon-on-insulater)光波导、聚合物光波导和SiO2光波导等三类常见的硅基波导在光开关及开关阵列方面的一些研究进展.     

混合型FPGA开关盒优化设计方法及应用

FPGA开关盒的设计主要关注于一种跨度互联线相互连接的研究。在这些开关盒中,不同跨度的互联线相互分隔和独立,在一定程度降低了互联的性能和利用率。提出了一种可以将不同跨度互联线通过可编程开关进行连接的混合型开关盒设计思想,提高10%互连结构的性能,而不会增加芯片面积以及功耗。此设计方法在复旦大学FDPFPGA芯片互联结构中得以应用。     

低副瓣直线阵的最坏情况容差最优化方法研究

本文以激励系数为设计参量,讨论了直线阵的最坏情况容差最优化问题,给出了直线阵的最坏情况问题,固定容差问题和可变容差问题,研究了它们的新求解方法。固定容差问题将采用正多面体方法来求解,可变容差问题由一个双层迭代算法求解。可变容差问题以实际与理想方向图在容差域中的最大偏差为基准,协调阵列方向图的副(?)电平和激励系数的容差,使阵列方向图的副(?)电平满足所希望的指标要求,同时尽可能地放宽激励系数的容差,文中最后给出了6元和16元直线阵的最坏情况容差最优化的模拟计算结果。     

AES算法中S-box和列混合单元的优化及FPGA实现

由于AES算法的硬件实现较为复杂,在此提出一种优化算法中S-box和列混合单元的方法.其中S-box通过组合和有限域映射的方法进行优化,列混合单元使用算式重组的方法进行优化.这些优化设计通过组合逻辑实现,经过仿真并在Xilinx Spartan 3系列FPGA上进行综合验证,可以将结构简化,使AES电路面积得到优化,明显节约硬件资源.     

FPGA开关盒数学模型的研究

基于图论的数学理论,对Xilinx公司主流产品之一的XC5VSX95T中的开关盒进行分析,提出一种分层建模的概念,并对开关盒的pips进行分类再分析,最后用C语言对其进行定义和描述。将开关盒模型加入XC5VSX95T的互连模型中并导入计算机,通过搜索算法求取测试路径。经过软件检查和测试,所得到的开关盒模型能够满足软件的DRC规则,并通过软件的编译。研究得出的开关盒模型能够准确描述XC5VSX95T中的开关盒互连关系,提高计算机自动布线和布线资源测试的效率。     

高速交换矩阵调度器的FPGA设计

提出了一种并行迭代算法调度器的可编程逻辑门阵列(FPGA)的实现方法。调度器主要由仲裁器和有限状态机2部分组成,采用温度型可编程优先编码器的设计方法,大大降低了仲裁器输入输出的时延,提高了调度器的工作速度;同时,采用流水线设计进一步减少了每次调度需要的时钟周期数,有效地解决了输入端口和输出端口的阻塞。设计方法可以用于目前所有基于RR指针的三步迭代算法的设计。     

容错机制的测试与评估技术

文章分析了容错机制在其评价过程中所表现出来的若干特征,进而从测试和评估两方面讨论了容错机制的评价技术。     

Multistate Block Diagrams and Fault Trees

This paper shows how to model a multistate system with multistate components using binary variables. This modeling technique allows current binary algorithms for block diagrams and fault trees to be applied to multistate systems. Several multistate examples are presented, and some cases in which computational efficiency can be enhanced are discussed.     

层次式布线资源FPGA连线开关的设计

提出了一种层次式布线资源FPGA连线开关的设计方法,采用迷宫算法,对连线开关的结构进行了分析.针对连线连接盒CB(connection box),提出了较为节省芯片面积的半连通结构;针对连线开关盒SB(switch box),在给出连通度fs概念后,提出了使SB连通能力达到最大值的设计方法,并通过数学推导予以证明.应用这种设计方法,设计了一种fs＝3的SB;成功地实现了采用这种结构的SB和半连通CB作为连线开关的FPGA芯片FDP-100K.该芯片在电路布通率和芯片面积方面取得了较好的平衡结果.     

网格中基于最小连接块的启发式容错路由算法

矩形无效块模型可以用来解决网格下的容错路由问题,最小连接块(MCC)模型是它的一个改良模型.本文在MCC基础上,建立MCC 重叠图,当发现不存在曼哈顿路径的时候,给出一套算法,来计算出一条避免无效块的尽可能短的路径.模拟试验表明,通过这种算法找到的路径,与最短路径相差很小.比起花费更多的时间去找寻最短路径,这种启发式容错算法无疑是更好的选择.     

A Full Coverage Test Method for Configurable Logic Blocks in FPGA

FPGA＇s conflgurability makes it difficult for FPGA＇s manufacturers to fully test it. In this paper, a full coverage test method for FPGA＇s Conflgurable logic blocks （CLBs） is proposed, through which all basic logics of FPGA＇s every CLB can be fully tested. Innovative test circuits are designed using FPGA＇s internal resources to build Iterative logic arrays （ILAs） for Look-up tables （LUTs）, distributed random access memories, configurable registers and other logics. The programmable interconnects needed to connect CLBs in these test circuits are also repeatable, making the configuration process much easier and the test speed much faster. The test method is transplantable and independent of FPGA＇s array size, so it can be applied to the test of different FPGAs. Xilinx＇s Virtex FPGA is taken as an example to explain our method, where only 19 test configurations are needed to achieve 100% coverage for all CLBs. To evaluate the test method reliably and guide the process of test vectors generation, a fault simulator- Turbofault is used to simulate FPGA＇s test coverage.     

FPGA的布线开关和互连线段的优化设计

文章以TSMC'0.35μm,三层金属CMOS工艺为基础,对FPGA互连资源中布线开关和互连线段进行了具体分析。研究表明,布线开关中同时混合使用传输门和三态缓冲器以及采用不同逻辑长度的互连线段组合时将会产生较好的面积-延时值。     

实时协同编辑中群组可靠性和容错研究

论述了在实时协同编辑系统中,协作站点的可靠性和协同会话管理的容错问题。给出一个会话管理器的查询算法,解决了协作站点或网络故障或长时间无操作生成等带来的系统可靠性与安全性问题。给出一个分布式备份模型解决了会话管理器的容错问题。并通过实验对相关算法的有效性进行了验证,为实时协同编辑系统的设计与实现提供了支持。     

微机接口内对系统诊断及容错的智能化研究

本文阐述了在极少考虑硬件冗余的前提下，采用信息冗余、软件冗余及时间冗余的方式，借助人工智能工具，实现在微机扩展接口上，对运行中的故障动态自动诊断并容错的方法。     

大规模RapidIO协议交换的FPGA实现

RapidIO交换模块是RapidIO系统的核心模块,决定了整个RapidIO系统的数据带宽.文中介绍了一种大规模RapidIO协议交换的FPGA实现方式,并且在基于VPX总线的RapidIO交换模块中得到实际应用.该交换模块除具有RapidIO协议交换功能,还具有RapidIO系统主控功能以及以太网交换功能.经过使用实际的RapidIO端点模块进行测试,该交换模块实现了RapidIO交换功能以及RapidIO系统主控功能.