H．264／AVC中去块效应滤波器的研究

H．264／AVC是新一代视频编解码标准。它引入了去块效应滤波系统。该系统也是H．264在相对码率较低的情况下依旧能保持较好的主观视觉效果的重要因素之一。本文研究H．264／AVC编解码系统中的去块效应滤波器。分析了该滤波器的滤波原理和过程。并通过实验验证了该滤波器在提高图像质量方面的作用。     

H.264编/解码器中去块效应滤波系统的设计

提出了一种针对H.264/MPEG-4 AVC标准的高性能低复杂度的去块效应滤波系统的VLSI结构,该结构利用数据重用机制以减少数据的吞吐量,同时辅以高效的数据流控制和并行计算.在100MHz的情况下,该结构满足1920×1088@30Hz的高清晰度视频编解码要求.     

H.264/AVC中去块效应环路滤波的VLSI实现

提出了一种适用于H.264编解码环内去块效应滤波的VLSI结构。利用相邻4×4像素块间数据的依赖关系合理组织数据存储顺序,并通过增加本地SRAM,使垂直滤波数据来自本地,读写外部SDRAM的次数减半,从而大大减少滤波处理的周期数。设置转置寄存器,水平滤波和垂直滤波可共用一维滤波电路。仿真结果显示,一个宏块去块效应滤波仅需要230个周期。在0.18μm工艺下,最大频率100M时,综合逻辑门数为14K。     

一种支持H.264与AVS的高效环路滤波器设计

提出一种高效的多模环路滤波器,支持H.264 BP/MP/HP和AVS的视频解码.为实现H.264和AVS滤波结构的复用,对宏块中需要滤波的边界作了修正;使用新颖的混合滤波顺序和宏块分割策略,提高数据的重用率,减小片上缓存;采用并行流水处理等技术提高数据吞吐量.使用65 nm的CMOS工艺库,在200 MHz的工作频率...     

H．264/AVC解码器中去块效应滤波系统

本文介绍了H．264/AVC编解码器中块效应产生的原因及去块效应滤波的算法原理,提出了基于FPGA平台实现的H．264/AVC解码器中的去块效应滤波系统的硬件设计方法,并通过了仿真验证。     

H.264编码环中的去块效应滤波系统

介绍了H.264的编解码模型系统中的去块效应滤波系统，分析了该系统原理及其相对于以往去块效应滤波系统的改进。并通过仿真实验验证了该系统在提高图像质量和降低视频流码率上的较好作用。     

H.264/AVC中去块效应滤波系统的结构设计

针对H.264/AVC解码器中的去块效应滤波系统提出了一种有效的VLSI硬件结构.该系统是基于OR1200处理器挂于Wishbone总线上,采用UMC0.18 CMOS工艺流片.该系统较以往去块效应滤波系统具有高效率低复杂度等特点.由仿真综合结果可知,该系统在工作频率100MHz时对HDTV(1 920×1 088@29 fps;1 280×720@66 fps)能较好实现实时滤波,并且综合后的逻辑门只有15.33 k(不含片内SRAM).     

无SRAM的H.264/AVC去块效应滤波器

针对H.264/AVC中的去块效应滤波器,该文提出了一种新的滤波处理顺序,能够显著减小片上数据缓存容量,并以此为基础设计了一种去块效应滤波器的VLSI硬件新结构。该结构利用数据复用机制减少对片外存储的访问量、节省处理时间,同时不使用片内SRAM,将对片内SRAM的访问降为0。仿真结果显示,该电路在工作频率为100MHz时对HDTV能较好地实现实时滤波;在0.18m工艺下,综合后的等效逻辑门数只有16.8k。     

H．264抗块效应滤波器

应用抗块效应滤波器的目的是为了减少块失真。抗块效应滤波器是在编码器和解码器的反变换之后应用的。滤波器有两种好处：（a）平滑块边缘，改善解码图像质量（特别是在较高的压缩比时）：（b）为了在编码器中对后面的帧进行运动补偿预测．使用滤波宏块．造成预测后产生一个较小的残差。操作过程是这样的对帧内编码宏块进行滤波．使用未滤波的重建宏块形成预测帧．进行帧内预测．但整幅图像边缘不被滤波。     

基于SoC平台的H.264解码器IP核设计

介绍了SoC的发展概况和趋势,提出了一种基于SoC平台的H．264解码器优化设计架构。在设计中采取了灵活的帧场自适应解码策略,对于总线时序需求较高的模块采用了流水线设计,对总线进行了时分复用;在可变长解码部分．对各个功能模块进行了控制分离,这些优化除了可有效地减小时钟频率需求外,还可在一定程度上兼容其它的视额压缩标准．如MPEG-2。最后实现了这个设计,并给出了实验结果。     

H.264去块滤波快速算法的设计与实现

介绍了H.264去块滤波的基本原理,并基于滤波强度预判的思想提出了一种快速去块滤波算法.通过软件实现验证了该算法在不影响解码图像质量的前提下较标准中的算法节省了约70%的滤波运算量,有效提高了软件解码器的运行速度,有助于H.264解码器实时应用的实现.     

H.264视频编解码器中去方块滤波的实现

基于块的混合编码是H.261、H.263、H.264、JPEG、MPEG的基本编码方案,然而在量化系数较大的情况下会产生明显的方块效应.对于图像中的平滑区域,我们的方法利用了同一块中原始像素的连续性以及相邻块的相关性等特征来减小跨边界像素点的不连续性.对于边缘区域,采用了一个边缘保留平滑滤波器.实验结果表明,该去方块滤波器在平滑噪声和消去方块效应的同时,能保留图像的主要结构特征,在提高图像主观质量和降低编码视频码率上效果显著。     

H.264/AVC解码器亚象素点插值滤波优化

亚象素点插值滤波是H.264/AVC解码过程中计算量比较大的步骤之一,大约占全部解码计算量的25%左右.通过分析插值滤波操作的计算复杂度,从算法级和结构级对亚象素点插值滤波进行了改进,对软件或硬件的实现都有较大的指导意义.在ARM9实验平台上进行了性能分析,实验表明,经过优化的亚象素点插值滤波比直接实现大约有43%的性能提高.     

基于SoC平台设计的H.264/AVC CAVLC解码器

提出了一种基于SoC平台的CAVLC解码器.在尽量减少时钟消耗的前提下,此解码器可以解码每个变换块中变换系数的熵编码码流,并将结果按照块扫描顺序并行输出.通过在XILJNX的ISE6.0 FPGA开发软件下仿真及分析表明,在120MHz时钟时可以满足10 Mb/s码率下H.264标准中Level3.0的性能要求.     

一种快速去块滤波器结构

为了消除由于图象的预测,补偿,变换,量化引起得块效应,H.264/AVC标准中引入了去块滤波器.本文通过采用并行滤波,介绍了一种编解码环中快速实现去块滤波的滤波器结构,分析了该结构的滤波原理以及滤波过程中数据的存储.     

A Fast-Deblocking Boundary-strength Based Architecture Design of Deblocking Filter in H.264/AVC Applications

This work presents an efficient architecture design for deblocking filter in H.264/AVC using a novel fast-deblocking boundary-strength (FDBS) technique. Based on the FDBS technique, the proposed architecture divides the deblocking process into three filtering modes, namely offset-based, standard-based and diagonal-based filtering modes, to reduce the blocking artifact and improve the video quality in H.264/AVC. The proposed architecture is designed in Verilog HDL, simulated with Quartus II and synthesized using 0.18 μm CMOS cells library with the Synopsys Design Compiler. Simulation results demonstrate good performance in PSNR improvement and bit-rate reduction. Additionally, verification results through physical chip design reveal that the proposed architecture design can support 1,280 × 720@30 Hz processing throughput while clocking at 100 MHz. Comparisons with other studies show the excellent properties of the proposed architecture in terms of gate count, memory size and clock-cycle/macroblock.

H.264 CABAC加速器的设计

H.264主要档次采用的CABAC熵编码技术在提高视频压缩比率的同时,严重增加了编/解码的计算复杂度,嵌入式系统由于其低成本低功耗的要求,需要专用硬件加速器来进行CABAC编/解码。设计了一个高性能H.264 CABAC硬件加速器,该加速器可配置为编码或解码模式,高效地实现CABAC编/解码操作。通过性能评估实验,在220 MHz时钟频率下,该加速器能够实现平均147 Mbps(1.5 cycle/bit)的编码速度和220 Mbps(1 cycle/bit)的解码速度。与软件实现相比,加速器获得50倍以上的性能提升。