在FPGA上实现对RS译码器的优化设计

针对里德所罗门码(Reed-Solomon, RS)译码在硬件实现时存在数据量大、消耗资源多等问题，基于CCSDS标准中的RS(255,223)码，根据欧几里得核心译码算法，在FPGA上实现对RS译码器的优化设计。本文提出采用乘法器因子矩阵方法将有限域中的乘法计算转换为加法运算，用异或操作在硬件中实现，简化硬件运算数据量；在欧几里得算法核心模块实现中，采用多项式除法电路和多项式乘法电路进行硬件电路设计，降低运算复杂度，可以有效节约硬件资源。通过FPGA测试验证，优化设计的译码器可以有效译码并具有较好的译码性能，完成最多16个码元数据的纠错。     

基于IEEE802．16e的LDPO编译码方案设计及实现

文中提出厂基于IEEE802.16e协议的LDPC码编译码器设计方案。在编码方案中,采用线性复杂度编码,设计了部分译码桶式移位器实现其核心部件矩阵向量乘法器,提高了编码速度,降低了逻辑资源占用量。在译码方案中,针对LOG-BP算法中非线性运算较复杂,译码过程中校验节点史新模块信息量大,消耗资源多的问题,提出用GORDIC算法实现校验节点更新模块,较之传统的LUT方法,节省了大量硬件资源。实验结果表明,本方案在保证LDPC编译码速度和性能的前提下,节约了硬件资源。     

基于IEEE802.16e的LDPC编译码方案设计及实现

文中提出了基于IEEE802.16e协议的LDPC码编译码器设计方案.在编码方案中,采用线性复杂度编码,设计了部分译码桶式移位器实现其核心部件矩阵向量乘法器.提高了编码速度,降低了逻辑资源占用量.在译码方案中,针对LOG-BP算法中非线性运算较复杂,译码过程中校验节点更新模块信息量大,消耗资源多的问题,提出用CORDIC算法实现校验节点更新模块,较之传统的LUT方法,节省了大量硬件资源.实验结果表明,本方案在保证LDPC编译码速度和性能的前提下,节约了硬件资源.     

基于FPGA的串行维特比译码的实现

维特比算法是一种卷积码译码算法。随着卷积码约束度的增加，并行维特比译码所需的硬件资源呈指数增长，限制其硬件实现。该文讨论了一种申行译码结构的FPGA实现方案。这种申行结构适合长约束度的卷积码译码，能在性能不下降的前提下有效地节省资源。     

高性能处理系统的软硬件协同设计研究

x86是目前应用最广泛的复杂指令(CISC)系统,对大量非典型特性进行支持,从而花费大量硬件资源.而非典型特性的支持往往会影响典型功能的效率,不利于硬件资源的优化配置,限制处理系统性能的提升.本文首先分析了x86指令集及x86程序的固有特性,进而提出了一种基于RISC超标量处理系统核心的软硬件协同设计的实现方案.新处理系统的面积仅为采用硬件译码设计的x86处理系统的78.3%,性能达到采用硬件译码设计的x86处理系统的90.6%以上,并有较大的提升空间.     

快速高效的半像素运动估计算法的VLSI实现

提出了半像素运动估计算法的硬件实现方案,该方案可有效地提高视频编码的速度,耗费较低的硬件资源,减小处理器的面积。     

并行流水结构的RS（255,233）译码器设计与实现

介绍了RS（255,223）码及其译码原理,基于修正欧几里德（Modified Euclidean,ME）算法提出了一种并行流水结构的硬件译码方案。按照自顶向下的设计流程划分模块,详细论述了各个子模块的设计过程,并给出了该结构的FPGA实现。相比现有的一些结构,该结构以较小的硬件资源代价,在相同时钟下数据吞吐率提高8倍,且大大降低了译码延迟。     

自适应Turbo-OFDM系统性能研究

分析了多径衰落信道下Turbo编码OFDM系统特性,推导出OFDM系统中Turbo码的译码算法,确定平均信噪比是影响系统性能的重要参数;研究了译码迭代次数对Turbo-OFDM系统的影响,提出一种自适应Turbo-OFDM系统方案,可以兼顾译码性能和译码速度,得到较低的平均误比特率和较高的平均译码速度。仿真结果说明,在平坦慢衰落信道下,采用该文提出的OFDM系统中Turbo码译码算法,不损失性能的同时,降低了对信道估计精度的要求;对于目标误比特率为10时,采用自适应Turbo-OFDM系统方案,与固定迭代4次的方案相比,平均误比特率降低了33%,提高了系统-4性能;而与固定迭代8次的方案相比,迭代次数降低了约1/3,提高了译码速度。     

SMS4加密算法的设计和高效实现

本文对SMS4算法各运算单元进行了分析和优化设计,并根据该加密算法的结构和特点提出了一种基于FPGA的硬件高效实现方案。与传统硬件实现方案相比,本设计大大减少了硬件资源的消耗,并充分保证了处理速度,因而非常适用于无线局域网的安全产品。     

基带芯片中Viterbi译码器的研究与实现

基于对传统Viterbi译码器的分析和对改进的Viterbi算法理论的修正，提出了一种新的Viterbi译码器的实现方法。通过对路径度量值的深入分析和对回溯信息的重新编码，在不增加硬件实现复杂度的情况下减少了硬件规模，提高了译码速度。最后我们给出了该译码器的仿真波形。     

低功耗软判决维特比译码器的设计

维特比译码器是广泛使用的极大似然解码方法。该文提出了有别于IEEE 802.11a标准的解码方法，将软判决译码使用在该标准卷积码的解码机制上，利用算术部件的重组和混合向后追溯式以及时钟关断技术，在保证性能和低复杂度前提下减少存储器读写操作以降低功耗，利用SMIC 0.18μm CMOS工艺设计实现该译码器，在ALTERA FPGA上实现原型验证，性能满足IEEE802.11a标准要求。     

Viterbi算法矩阵描述及硬件设计优化

提出了Viterbi译码算法的一种矩阵描述方法；基于该矩阵描述设计了一种双向并行结构的Viterbi译码器，并根据正反向状态转移矩阵规律，以状态机实现正反向状态转移矩阵，有效地降低了存储资源的消耗，提高了译码运算速度；并进一步通过对累计度量值和幸存路径信息的优化，减少了约一半数据存储量；采用UMC0.18um工艺进行了综合与验证，综合结果表明在门级规模及译码速度两方面达到了极好的优化效果，可以更好地满足移动通信系统低功耗及实时性的应用需求。     

A Highly Efficient VLSI Architecture for H.264/AVC CAVLC Decoder

In this paper, an efficient algorithm is proposed to improve the decoding efficiency of the context-based adaptive variable length coding (CAVLC) procedure. Due to the data dependency among symbols in the decoding flow, the CAVLC decoder requires large computation time, which dominates the overall decoder system performance. To expedite its decoding speed, the critical path in the CAVLC decoder is first analyzed and then reduced by forwarding the adaptive detection for succeeding symbols. With a shortened critical path, the CAVLC architecture is further divided into two segments, which can be easily implemented by a pipeline structure. Consequently, the overall performance is effectively improved. In the hardware implementation, a low power combined LUT and single output buffer have been adopted to reduce the area as well as power consumption without affecting the decoding performance. Experimental results show that the proposed architecture surpassing other recent designs can approximately reduce power consumption by 40% and achieve three times decoding speed in comparison to the original decoding procedure suggested in the H.264 standard. The maximum frequency can be larger than 210 MHz, which can easily support the real-time requirement for resolutions higher than the HD1080 format.     

H.264熵解码器的研究与实现

在H.264/AVC标准中,基于上下文的自适应可变长编码(CAVLC)解码算法的复杂度较高。为此,提出一种基于熵解码算法的新型熵解码器,在对视频压缩码流实现熵解码的过程中,引入并行处理方式,并改进二叉树法。通过采用QuartusⅡ7.2版环境波形仿真和FPGA硬件实现方法进行实验,结果表明该熵解码器在硬件资源节省和解码速度方面具有较好的性能。     

一种高性能CABAC解码器结构

针对高清晰数字电视应用,提出了一种针对H.264标准的CABAC硬件解码器结构。通过高效的SRAM组织,在提高解码器访问SRAM的效率的同时减小了SRAM的面积。高效的解码器架构设计,使得每一个时钟周期可解码1bit的语法元素,与软件和现有解码器相比提高了解码速度。可以通过全硬件的方式解码基于主规范(main profile)的H.264码流,满足高清晰数字电视的要求。     

Power-aware code scheduling assisted with power gating and DVS

Traditionally, code scheduling is used to optimize the performance of an application, because it can rearrange the code to allow the execution of independent instructions in parallel based on instruction level parallelism (ILP). According to our observations, it can also be applied to reduce power dissipation by taking advantage of the properties of existing low-power techniques. In this paper, we present a power-aware code scheduling (PACS), which is a code scheduling integrated with power gating (PG) and dynamic voltage scaling (DVS) to reduce power consumption while executing an application. In other words, from the viewpoint of compilation optimization, PG and DVS can be applied simultaneously to a code and their impact can be enhanced by code scheduling to further save power. The result shows that when compared with hardware power gating, the proposed PACS can outperform by more than 33% and 41% in terms of energy delay product and energy delay² product for DSPStone and Mediabench.     

QC-LDPC码的高性能译码器实现

在对分层译码算法优化的基础上,提出一种多码率QC-LDPC译码器。采用改进的分层消息传播算法实现快速收敛,将译码迭代次数降到经典方法的50%以下。架构中用于存储中间置信信息的存储器数量只有4个,减少了芯片面积和功耗。校验节点置信度更新采用校正的整数量化的分层算法,降低了计算复杂度。选取的校正因子降低了译码器的误码率。基于该架构实现QC-LDPC译码器,融合3种码率,芯片规模为60万门,时钟频率为110 MHz,1/2码率的译码速率可达134 Mb/s。     

BP神经网络FPGA实现结构的优化设计

为了实现反向传播（back propagation,BP）神经网络的现场可编程门阵列（field programmable gate array,FPGA）处理速度的提升和资源消耗的降低,提出一种总体设计和关键模块融合优化的BP神经网络的FPGA实现结构。利用定点数据量化和流水线结构,提高系统的处理速度;采用二次方程多段拟合Sigmoid激活函数,降低计算复杂度;通过调整并行转串行模块与激活函数模块的处理顺序,减少了95%的激活函数模块的使用,降低了资源消耗;采用一种网络原始权值读取与更新权值存储交替流水进行的双端口RAM存取方法,以提高数据存取的速度、降低存储资源消耗。经过对硬件优化设计的字符和服装识别实验验证,结果表明,优化后的总逻辑单元使用率为原来的31%。在FPGA中优化结构实现单样本前向传播与反向传播所用时间为24.332μs,为软件MATLAB实现时间的45.63%,提高了BP神经网络的运算速度。     

JPEG软件解码及其在ARM7上的实现

介绍了一种用ARM7实现JPEG控制解码的方案。采用LPC2478软件解码JPEG图像并将图像实时显示在具有LVDS接口的TFT_LCD显示器上。在硬件设计中,解决了LVDS信号与LPC2478的LCD控制器输出信号的转换问题,并对解码及显示所需内存大小作了详细的分析;针对JPEG解码中的Huffman解码、IDCT变换等步骤提出了优化方法,使解码速度在一定程度上有了较大的提升,实现了在主频不很高的LPC2478上解码并显示JPEG图像。     

时延约束下快速门级双电压分配算法

针对门级电压分配算法速度慢的问题,提出了一种时延约束下基于门分组的双电压分配算法。通过门工作在低、高电压下的延时差与时延裕量的比较,将门分为高电压门组和低电压门组;针对违反时延约束的关键路径上的低电压门（称为关键低电压门）,采用最小割法逐渐升高其电压至电路满足时延约束。通过对ISCAS’85标准电路测试的实验结果表明,与已发表的算法比较,不但功耗有一定改进,且算法速度快。