基于单片机的时钟模块设计

结合目前我国测控系统发展的需求,我们为其增加了相应的时钟模块,该时钟模块是基于单片机模式,同时结合PS1288时钟所具有的特殊模式进行设计制作的,以AT89C51单片机为该时钟模块的核心控制体系,以DS12887为时钟模块的芯片,设计出了一种低能耗、高精度、高稳定性的时钟模块。本文通过对设计过程中涉及到的时钟模块系统的硬件和软件设计和构成进行详细的描述,以期对以后其他基于单片机设计的时钟模块起到补助作用。     

简易数字信号传输性能分析仪的设计

本设计由STC89C52单片机控制模块、数字信号发生模块、液晶显示模块、伪随机信号发生模块、低通滤波模块、数字信号分析电路组成。通过D触发器与异或门电路以线性移位寄存器构成m序列生成器,并由数字信号分析电路产生锯齿波扫描电压,通过示波器显示眼图,滤波器采用四阶有源模拟滤波器设计实现。STC89C52单片机定时器控制产生信号发生器的时钟信号,并可以通过矩阵键盘控制m序列数据率的调整,其数据率和档位在单片机的控制下调整并由液晶显示。伪随机信号发生器时钟信号由10MHz的有源晶振提供,经两个74LS273级联,在异或门的控制下产生伪随机信号。三个低通滤波器采用宽带四阶巴特沃斯滤波器,带内增益调整范围为0.2-4.5;信号分析电路主要产生数据同步信号,并经锁相倍频及DAC转换器输出锯齿波扫描电压,以显示信号分析眼图。经实验测试及分析,本设计完成了m序列信号与噪声的生成叠加,滤波器设计与信号分析及同步扫描信号生成,形成眼图观测功能。     

程控任意波形功率电源的研究

采用了以单片机为核心,应用大规模集成逻辑器件FPGA、高速D/A转换器MAX5885和功率放大电路的方案设计了一款任意波形功率驱动电源.系统由单片机控制各个模块,频率合成电路合成所需的不同频率的时钟作为控制地址计数器的时钟信号,而地址计数器的计数输出提供读取存储的数字波形数据的地址,数据经数模转换为模拟信号并经过功率放大后输出.该电源可以双路输出1 H～-1 MHz频率范围内幅度、频率和相位可调的任意波形,同时将输出信号进行功率放大以达到有效驱动负载的目的.测试结果表明,该电源在最大输出电流为2A时最大输出功率为200 W.     

时钟芯片SD2203AP的应用设计

SD2203AP是一种内置晶振、SRAM、两线式IIC总线通信方式的高精度免调校时钟芯片,该时钟模块具有集成度高,与MCU的通信接口电路简单,内部时钟精度高且功耗低的特点,文中详细介绍谊模块的工作原理、应用举例(单片机STC89C54控制SD2203AP的硬件接口电路设计和软件编程方法)及应用中的一些注意事项。     

水质监测中基于GSM短消息的应用

针对水质在线监测系统的预警系统的设计,提出了基于GSM短消息的解决方法,即GSM无线LED显示控制卡.系统是由单片机作为中控制器,对GSM短消息进行接收控制,通过远端LED进行显示.在系统的硬件设计中,给出了各个功能模块包括:系统供电电源、时钟电路、无线数据收发模块、数据存储器的扩展、LED显示及扫描驱动模块等具体设计...     

延迟锁相环控制模块的VLSI设计与实现

介绍了一种可用于DLL的控制模块,设计了控制模块的具体电路,并着重优化了控制算法,使其锁定速度快、支持的输入时钟信号频率范围大、延迟信号相位抖动小.采用SMIC 0.18 μm CMOS工艺库进行设计和实现.经仿真测试,电路工作范围可达到10 MHz～1 GHz,最大锁定周期为32个输入时钟周期,最大相位抖动小于28 ps.整个控制模块芯片面积为300 μm×350 μm.     

CMOS电路中外部能耗控制模块的设计与实现

传统的大规模集成电路的功耗控制方法存在运算量高、精确度有限的问题。因此,基于双阈值低功耗技术设计并实现CMOS电路中外部能耗控制模块,采用双阈值电压技术通过较低阈值的晶体管设计CMOS能耗控制模块。通过高阈值电压的NMOS管控制低阈值模块,降低电路的泄露电流,使用低阈值模块中的NMOS管对CMOS门单元电路进行管理,提高门单元电路的运行效率,降低总体CMOS电路的功耗。采用双阈值技术设计CMOS电路的单边沿脉冲触发器,对触发器的时钟响应电路进行优化,确保时钟翻转通过数字信号进行管理,极大降低时钟翻转频率,减小电路动态功耗。实验结果表明,所设计模块具有较高的控制效率,较低的延迟和功耗,其控制下的CMOS电路节能效果显著。     

一种延迟可控的异步FIFO电路设计

基于传统异步FIFO延迟电路设计了 一种延迟可控的异步FIFO电路.该电路在实现数据跨时钟域传输的同时增加了延迟控制模块,通过调节读指针与写指针的差值实现整数延迟的控制,通过调节读时钟与写时钟的相位差实现高精度的小数延迟控制.建立VCS验证平台,进行功能验证.结果表明,该FIFO电路实现了数据跨时钟域传输和延迟动态控制...     

基于单片机的多功能时钟报点系统设计

单片机的多功能时钟对于公共场合,私人空间的每一天的生活都具有重要的功能意义,已经成为人们在日常生活中不可以缺少的部分。单片机应用于这个模块的设计是数字时钟。数字时钟是一种较为现实的数字电路设计,实现对于秒、分、时的整体设置。由于数字集成电路在实际的震荡电路中得到了广泛的应用,从而可以有效的保证时间的准确性,直观的对电子数字设备进行有效的控制。比机械数字控制具有更高的精准性,具有更长的使用寿命。钟表的数字计数可以合理的方便人们对于时间的参考和计量,加深时钟的计时功能,保证数字时钟的有效化应用过程,从而保证更加重要的社会实际意义。本文将针对AT89C51单片机进行核心内容的电路和温控设计,制作一个简单的电子时钟系统。     

一种存储器低失配时钟输出电路

随着动态随机存取存储器(DRAM)的工作频率不断提高,导致DRAM芯片的时钟输出电路中的时钟树信号线路径需要完全匹配,甚至相同.本文论述了一种低失配时钟输出电路设计,包括时钟产生电路、供电模块、以及多个时钟输出模块,时钟产生电路与时钟输出模块之间均通过时钟树信号线连接,供电模块与时钟输出模块之间均通过电源线连接,时钟树...     

可重用全数字频率检测电路的设计与实现

频率检测模块(FD)作为重要的传感器以及信号处理功能电路,被广泛应用在片上系统(SoC)及数字信号处理(DSP)电路中。在安全芯片产品中,FD作为安全传感器之一,对于芯片安全防护体系有着重要意义。传统的FD检测模块部分或全部由模拟电路实现,这会带来面积、功耗、以及工艺移植性问题。为此,我们尝试使用全数字FD电路对内部主时钟以及外部通信时钟进行频率超限检测。本文将简略叙述FD的原理,并在此基础上阐述数字FD电路设计,解释数字FD在实现过程遇到的难点与性能权衡,给出相应的解决方案及依据。本文所述的FD电路设计与实现方法具有一定的借鉴和参考意义。     

基于SOC的通用处理模块设计

本文设计一种基于 SOC 芯片的通用处理模块,采用 SOC 内嵌的两个 RAM 分别实现不同 CPU 功能的方式实现通用处理模块的功能。模块实现了信号处理、信息处理、链路处理和话音处理等通用模块需要的功能,完成了 ADC 电路、DAC 电路、时钟电路、电源电路、话音电路等功能电路的设计和测试,为后续设备的小型化和通用化提供了扎实的研究基础和硬件支撑。     

基于片上系统的时钟复位设计

从方法优化和电路设计入手,提出了基于片上系统(SOC)的复位方法和时钟复位电路.设计了片外按键复位电路、片内上电电路、晶振控制电路、片内RC低频时钟电路、槽脉冲产生电路、分频延时电路、时钟切换电路及异步复位同步释放电路等电路模块.以上电路模块构成了片上系统的时钟复位电路,形成了特定的电路时钟复位系统.该时钟复位系统将片外按键复位与片内上电复位结合起来,形成多重复位设计,相比单纯按键复位更智能,相比单纯上电复位则更可靠.另外,该时钟复位系统还采用了片内RC振荡时钟电路等一系列电路,借助片内RC时钟实现对芯片的延时复位,进而在保证复位期间寄存器得到正确初始化的同时,还使得芯片能够始终处在稳定的晶振时钟下正常工作.相比传统的时钟复位电路,该时钟复位系统既便捷,又保证了系统初始化和系统工作的可靠性.     

Demonstration of RSFQ digitizer on a multichip module

A 1-b slice of a rapid single-flux quantum (RSFQ) digitizer with interchip communications on a multichip module (MCM) has been successfully designed, fabricated using 3-μm Nb technology, and tested. We placed a flash comparator followed by an enable switch and an MCM transmitter circuit on one side of the chip, and an MCM receiver circuit followed by a memory buffer on the other side. The 5 × 5 mm chip was flip-chip mounted on a 10 × 10 mm carrier chip by a solder bump technique. During circuit operation, the comparator output signal and the clock signal left the chip, moved to the carrier chip, and returned back to the chip into the memory buffer. We operated the circuit with a beat frequency technique where the data input frequency was slightly off from the clock frequency by the beat frequency of 10 kHz. The circuit operated correctly up to 10 GHz. The critical circuit operation margin was observed to be the bias current to the SQUID in the MCM receiver circuit and was about ±6% at 10 GHz     

基于GPRS传输技术的三相智能电能表设计

介绍了一种基于GPRS传输技术的三相智能电能表,微控制器采用32位ARM芯片STM32F103VET6,电能计量芯片采用ATT7022B,GPRS模块采用TC35。该电能表通过实时时钟、校时电路、液晶显示等电路实现了电能计量、数据存储、复费率、负荷监测、远程抄表等功能,具有功能全、功耗低的特点,符合国家电网的发展要求。     

基于DSP的多元数据同步采集与存储系统的设计与实现

从硬件和软件两个角度出发,介绍基于DSP的多元数据同步采集与存储系统的组成、工作模式以及功能的测试。系统主要由上位机和数字采集与存储单元组成,其中数字采集与存储单元的硬件部分包括电源模块,值班电路模块,数据采集模块,数据存储模块,时钟同步模块。系统采用DSP作为中央处理芯片,利用经过同步后的秒脉冲作为触发信号,实现同步数据采集。以CF卡作为存储介质,实现数据自容式存储。软件部分实现自检、同步、数据采集存储功能。经过测试,系统工作稳定,功能正常,同步精度在100ns以内。     

一种DSP内嵌DARAM的电路设计与ADvanceMS仿真验证

介绍了一种DSP芯片内嵌DARAM的电路结构,详细分析了接口电路中各个模块的功能,包括地址译码电路,字线译码电路,位线选择电路及控制电路四部分内容。着重介绍了控制电路的原理,及如何实现一个周期"双存取"的功能。利用数模混合仿真工具ADvance MS对整体电路进行仿真,结果证明DARAM可以在一个时钟周期内完成一次读和一次写操作,实现预期的功能,为DSP设计乃至SOC的设计工作提供了参考。     

多功能数字钟电路的制作

该文是基于FPGA,采用Verilog HDL通过自下而上的设计方法完成的。根据功能将设计分为六大模块：仿电台报时、定时闹钟、时钟、日期、世界时间、显示模块,世界时间是格林威治时间,最终在Quartus II的开发环境下完成,并且使用FPGA的芯片EP2C8Q 208C8完成验证。结果表明,该设计切实可行,外围电路简单,模块功能强大,满足人们的需求,在FPGA的数字时钟设计方面具有很大的参考价值。     

便携式移动电源电量显示控制电路的设计

针对便携式移动电源在充放电时的电量显示控制问题,文中基于常用的电池电量显示标准,设计了一种控制移动电源在充电与放电时电量显示状态的电路,该电路将电池的分压与芯片中升压模块的基准输入比较器比较,结合时钟信号进行逻辑控制,将电量显示分为多个阶段,采用4个LED显示。同时当芯片其他模块工作异常时,引入状态异常指示,提醒用户采取措施。采用TSMC0.35 μm工艺,在Cadance平台Spectre环境下进行仿真,仿真结果证明设计达到了预期效果。     

VLSI design of an RSA encryption/decryption chip using systolic array based architecture

This article presents the VLSI design of a configurable RSA public key cryptosystem supporting the 512-bit, 1024-bit and 2048-bit based on Montgomery algorithm achieving comparable clock cycles of current relevant works but with smaller die size. We use binary method for the modular exponentiation and adopt Montgomery algorithm for the modular multiplication to simplify computational complexity, which, together with the systolic array concept for electric circuit designs effectively, lower the die size. The main architecture of the chip consists of four functional blocks, namely input/output modules, registers module, arithmetic module and control module. We applied the concept of systolic array to design the RSA encryption/decryption chip by using VHDL hardware language and verified using the TSMC/CIC 0.35 m 1P4 M technology. The die area of the 2048-bit RSA chip without the DFT is 3.9 × 3.9 mm² (4.58 × 4.58 mm² with DFT). Its average baud rate can reach 10.84 kbps under a 100 MHz clock.