一种全差分增益增强型运算放大器的设计

设计了一种用于高速ADC中的全差分运算放大器。该运算放大器由主运放、4个辅助运放和一种改进型开关电容共模反馈电路组成,主运放采用折叠式共源共栅结构,并引入增益增强技术提高增益。采用SMIC 0.18μm,1.8 V工艺,在Cadence电路设计平台中利用Spectre仿真,结果表明：运放增益达到115 dB,单位增益带宽805 MHz,而功耗仅为10.5 mW,运放在8 ns的时间内可以达到0.01%的建立精度,可用于高速高精度流水线( Pipelined) ADC中。     

一种基于负电阻增益增强型的全差分运算放大器

设计了一种新颖的全差分的CMOS运算放大器.在全部晶体管都取最小沟道长度的情况下,层叠的负电阻晶体管结构来提高增益.在电源电压为2.5V, 0.25 μm CMOS工艺条件下进行电路模拟.模拟结果表明, 开环直流增益为86 dB,单位增益带宽为200 MHz,相位裕度为80°.     

定增益运算放大器

本文介绍了一种新型定增益运算放大器的特点及性能，该类放大器具有小尺寸，设计简单等特点，适用于便携式产品等应用。     

高增益0.6μm CMOS运算放大器

本文介绍了采用CSMC 0.6μm CMOS工艺设计的两级放大结构的高增益运算放大器电路。用Hspice软件对电路进行了仿真,绘制了版图并给出了测试方案。仿真结果表明,在-40℃~120℃的温度范围内,电路能够将输入信号放大5000倍以上。电路采用+5V或者3.3V单电源供电,芯片面积为1070μm×640μm。测试结果表明,该运算放大器工作电流小于2mA,增益72dB。     

固定增益运算放大器

1.概述 运算放大器是电子工程师进行电路设计的基本元件之一,能够组成各种放大器、滤波器、加法器和减法器等,不一而足.为了简化电路设计、缩小产品体积和总体成本,MAXIM新近推出了一些增益由工厂预设定的运算放大器.其型号为MAX4174/4175和MAX4274/4275.     

一种高增益CMOS两级运算放大器的设计

介绍了一种采用0.6μm CMOS工艺设计的高增益两级运放结构。结构主要采用基本的两级运放结构,并采用增益提高技术提高放大器的增益。用SmartSpice软件对电路进行了仿真,仿真结果表明,此电路能够将输入信号放大20000倍以上,单位增益带宽为13MHz,±2.5V电源供电,功耗小于1.4mW。     

一种全差动增益增强型跨导运算放大器

设计了一种低电压全差动增益增强CMOS运算跨导放大器。主运放为一个P管输入的折叠式共源共栅结构,两个辅助运放被设计用来提升电路的输出阻抗和开环增益。主运放采用了一种改进的开关电容共模反馈电路,有更快的建立时间和更高的精度。电路采用中芯国际(SMIC)0.18μm混合信号CMOS工艺设计,1.8 V电压供电,仿真结果表明,运算放大器的开环直流增益为92.2 dB,单位增益带宽可达504 MHz。     

一种高速低压用增益增强型运算跨导放大器设计

设计了一种全差分增益增强CMOS运算跨导放大器,用于12位100 MHz采样频率的流水线A/D转换器。详细分析了辅助运放产生的零极点对,优化了建立时间。电路采用中芯国际（SMIC）0.18μm混合信号CMOS工艺设计, 1.8 V电压供电。仿真结果表明,运算放大器的开环增益为102 dB,在3pF负载电容下单位增益带宽为1.27G,精度为0.01%时的建立时间为4.3 ns。     

运算放大器与开关组成的高精度可编程增益放大器

运算放大器与开关组成的高精度可编程增益放大器史延龄李洪津史小敏（工程兵指挥学院，徐州市，２２１００４）在数字控制系统和计算机控制系统中，常需要把现场微弱信号进行精确放大，放大倍数由逻辑电路或软件控制。这就需要设计或选择高精度增益可编程放大电路。目前，...     

一种采用增益增强方法的CMOS全差分运算放大器

设计了一种全差分、增益增强CMOS运算放大器。该放大器由三个折叠式共源共栅运算放大器组成，可用于12位40MHz采样频率的流水线A／D转换器。详细分析了折叠式共源共栅运算放大器中由增加增益增强电路产生的零极点对。该放大器在0.35μm CMOS工艺中开环增益为112dB，单位增益带宽为494MHz。     

Some Design Aspects of a Two-Stage Rail-to-Rail CMOS Op Amp

A two-stage low-voltage CMOS op amp with rail-to-rail input and output voltage ranges is presented. The circuit uses complementary differential input pairs to achieve the rail-to-rail common-mode input voltage range. The differential pairs operate in strong inversion, and the constant transconductance is obtained by keeping the sum of the square roots of the tail currents constant. Such an input stage has an offset voltage which depends on the common input voltage level, resulting in a poor common-mode rejection ratio. Therefore, special attention has been given to the reduction of the op amp's systematic offset voltage. Gain-boost amplifiers are connected in a special way to provide not only an increase of the low-frequency open-loop gain, but also to provide a significant reduction of the systematic offset voltage.     

一种全差分增益提升运放的设计与建立特性优化

在2．5V电源电压下采用中芯国际（SMIC）0．25μm混合信号CMOS工艺设计了一个单级全差分运算放大器。所设计的运放采用了增益提升技术,其主运放为一个带有开关电容共模反馈的全差分折叠一共源共栅运放。两个带有连续时间共模反馈的全差分折叠一共源共栅运放作为辅运放用来提升主运放的开环增益。此外,本文还提出了一种可用于增益提升运放高速设计的基于仿真的优化方法。仿真结果表明,所设计运放的直流增益可达102dB,单位增益频率为822MHz,通过高速优化,其达到0．1％精度的建立时间为4ns。     

A New Automated Design Method Based on Machine Learning for CMOS Analog Circuits

A new simulation based automated CMOS analog circuit design method which applies a multi-objective non-Darwinian-type evolutionary algorithm based on Learnable Evolution Model (LEM) is proposed in this article. The multi-objective property of this automated design of CMOS analog circuits is governed by a modified Strength Pareto Evolutionary Algorithm (SPEA) incorporated in the LEM algorithm presented here. LEM includes a machine learning method such as the decision trees that makes a distinction between high- and low-fitness areas in the design space. The learning process can detect the right directions of the evolution and lead to high steps in the evolution of the individuals. The learning phase shortens the evolution process and makes remarkable reduction in the number of individual evaluations. The expert designer’s knowledge on circuit is applied in the design process in order to reduce the design space as well as the design time. The circuit evaluation is made by HSPICE simulator. In order to improve the design accuracy, bsim3v3 CMOS transistor model is adopted in this proposed design method. This proposed design method is tested on three different operational amplifier circuits. The performance of this proposed design method is verified by comparing it with the evolutionary strategy algorithm and other similar methods.     

超高速宽带运算放大器的设计与研制

本文叙述了新型超高速宽带运算放大器的电路设计,并对其制造工艺作了简单的介绍。电路设计是围绕高速宽带这一中心进行的。采用场效应管作输入级来提高放大器的输入动态范围,共射-共基的放大形式使中间级具有好的频率特性,还设计了输出级的大电流保护电路。根据新设计电路的特点,采用薄膜混合集成工艺。研制的运算放大器达到了较高的水平,其转换速率达到300V/μs,增益带宽乘积达100MHz。     

基于实数编码自适应遗传算法的膜系优化设计

提出一种基于实数编码自适应遗传算法的膜系设计新方法，并将该方法与常用设计方法及传统遗传算法设计结果进行比较．结果表明，在相同设计要求下，用实数编码自适应遗传算法可以得到更加合理的膜系结构．理论和实践均表明该方法是高效、可靠的．     

共源共栅CMOS运算放大器的分析与设计

本文描述了一个共源共栅差分输入级、电流镜偏置输出级结构的两级CMOS运放,它对常规运放的电源电压抑制比、增益、输出驱动能力、噪声、失调等有显著的改善。文中对运放的工作原理及设计技术等进行了详细的叙述,并采用标准CMOS工艺进行了投片试制和采用SPICE进行了电路模拟。结果令人满意,达到了设计指标,证明了设计理论的正确性。该运放已成功地应用于开关电容滤波器芯片的制造。     

考虑基因表达过程的进化算法

生物的进化过程是在其基因层与表型层上同时进行的.表型层上的进化是以环境为参考的自然选择过程,而在基因层上则是一个带随机性的自我更新、自我优化的过程,而且在某种程度上具有自组织趋向.基于这种新的进化观点,本文提出了一种新的进化算法并将其应用于各种函数优化问题中.此算法不但考虑了表型层上的自然选择作用,还考虑了生物在基因层上的进化过程及两个层次间的相互映射关系.仿真结果表明,此算法不论在收敛速度、参数鲁棒性还是全局搜索能力上,都优于传统框架下的进化算法.     

基于自适应遗传算法的稀布阵天线优化

稀布阵能够以较少的天线单元,通过稀布的方式和先进的处理算法获得与传统等间距阵相当的孔径效能,降低了系统的硬件成本,具有灵活布置的优点、重要的研究意义和应用价值。稀布阵与同口径满布阵相比副瓣电平较高。文中提出了一种基于自适应遗传算法的稀布阵列综合优化方法。该算法采用实值编码方式,引入自适应遗传算子,有效提高了优化效率,避免陷入个体早熟及局部收敛,得到了更低的副瓣电平。给出了具体实现步骤以及仿真实例,结果表明,采用自适应遗传算法,得到了更低的稀布阵天线副瓣电平。     

基于改进自适应遗传算法的MIMO 雷达阵列优化

针对传统遗传算法在全局搜索和收敛方面的不足,提出一种改进自适应遗传算法.算法改进了自适应规则,采用随迭代次数和种群适应度自适应变化的交叉、变异操作,同时采用新的选择算子和改进后的最优精英保留策略,摒弃了传统轮盘赌博选择法,增加了收敛于全局最优解的概率,加快了收敛速度.通过测试函数优化求解试验证明,改进算法能够有效提高搜索过程种群的多样性,具有更快的收敛性和更好的全局最优性.在此基础上,将改进的自适应遗传算法应用到MIMO雷达阵列优化设计,通过稀疏栅格编码,采用同时考虑副瓣电平与波束宽度的双适应函数,使优化得到的MIMO雷达方向图具有更好的综合性能,更利于实际工程应用.最后仿真实验结果进一步验证了本文改进算法的有效性.     

基于自适应遗传算法的电力变压器优化设计

在研究遗传算法的基础上,分析了传统遗传算法种群多样性、收敛效率降低和易求得局部最优解的问题,提出自适应遗传算法优化设计电力变压器。采用适应度值标定的遗传算法改进策略,防止特殊个体统治种群导致的寻优结果是局部最优解,在算法临近结束时,变更选择压力,防止算法在最优解附近摇摆,加快了寻优过程。仿真结果表明,改进后的遗传算法收敛速度快,并以S9-315/10型电力变压器为算例,优化方案的性能指标符合相关国标,总损耗降低0.8%,材料成本降低8.3%。