SIMOX大截面单模脊型光波导的研制

以注入氧隔离(SIMOX)技术制备的SOI(silicon—on-insulator)为衬底,利用气相外延生长技术获得了质量良好的厚膜SOI材料,进而通过反应离子刻蚀方法在厚膜SOI材料上成功研制了SIMOX大截面单模脊型光波导。对于波长为1．55μm的光,其传输损耗小于0．6dB／cm。     

日趋成熟的SOI技术

SOI技术作为 2 1世纪的硅集成技术正在日益受到人们的青睐。从SOI技术的发展过程、制备工艺、开发应用及市场预测几个方面评述了SOI技术现状及前景。     

SOI技术的新进展

综述了SOI技术的发展历程,SOI的主流技术,SOI技术发展的新动向,SOI技术的应用进展,并介绍了上海微系统与信息技术研究所和上海新傲科技有限公司的SOI研发和产业化情况。     

SIMOX硅片埋氧层垂直方向热导率的测量

提出了一种简单、有效而且准确的测量SOI硅片埋氧层垂直方向热导率的方法,并采用这种方法测量了用SIMOX工艺制作的SOI硅片的埋氧层垂直方向的热导率.测量结果显示至少在5 5nm以上的尺度上对于SIMOX硅片的埋氧层垂直方向经典的热导率定义仍然成立,且为一明显小于普通二氧化硅的热导率(1 4W/mK)的常数1 0 6W/mK .测量中发现硅/二氧化硅边界存在边界热阻,并测量了该数值.结果表明,边界热阻在SOI器件尤其是薄二氧化硅背栅的双栅器件热阻的计算中不可忽略.     

SOI功率器件的新进展

回顾了应用于 SOI功率集成电路的 SOI功率器件的发展背景 ,论述了 SOI功率器件的开发现状 ,以及作为 SOI功率器件基础的 SOI材料制备技术和耐压结构研究的最新进展。同时指出了在 SOI功率器件研究中需要解决的问题 ,以及今后的研究发展重点     

抗总剂量辐射0.8μm SOI CMOS器件与专用集成电路

介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA.     

抗总剂量辐射0.8μm SOI CMOS器件与专用集成电路

介绍了采用全剂量SIMOX SOI材料制备的0.8μm SOI CMOS器件的抗总剂量辐射特性,该特性用器件的阈值电压、漏电流和专用集成电路的静态电流与高达500krad(Si)的总剂量的关系来表征.实验结果表明pMOS器件在关态下1Mrad(Si)辐射后最大阈值电压漂移小于320mV,nMOS器件在开态下1Mrad(Si)辐射后最大阈值电压漂移小于120mV,器件在总剂量1Mrad(Si)辐射后没有观察到明显漏电,在总剂量500krad(Si)辐射下专用集成电路的静态电流小于5μA.     

SOI——纳米技术时代的高端硅基材料

绝缘体上硅(SOI)是纳米技术时代的高端硅基材料.详细介绍了SOI在半导体技术领域中的应用,以及近年来为满足SOI的特殊应用要求研发的多种SOI新材料及其制备技术;综述了绝缘体上应变硅(sSOI),绝缘体上锗(GOI)等SOI技术的现状和发展动向;最后,对SOI技术的发展前景进行了展望.     

SOI技术及其设备

介绍了SOI技术的特点和制造方法、超薄SOI技术,应变硅SOI技术及其设备,如大束流专用氧离子注入机。     

氮离子注入的SOI研究与进展

本文综述大剂量注入氮离子的SOI技术及共新近进展,并与大剂量注入氧离子的SOI技术作了比较,指出了氮SOI的研究方向,探讨了注氮SOI的形成机理。     

采用CoSi2 SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了ＣｏＳｉ２ＳＡＬＩＣＩＤＥ结构对ＣＭＯＳ／ＳＯＩ器件和电路抗γ射线总剂量辐照特性的影响。通过与多晶硅栅器件对比进行的大量辐照实验表明,ＣｏＳｉ２ＳＡＬＩＣＩＤＥ结构不仅可以降低ＣＭＯＳ／ＳＯＩ电路的源漏寄生串联电阻和局域互连电阻,而且对ＳＯＩ器件的抗辐照特性也有明显的改进作用。     

0.5μm SOI CMOS器件和电路

研究了0.5μm SOI CMOS器件和电路,开发出成套的0.5μm SOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路,其中当工作电压为3V时,0.5μm 101级环振单级延迟为42ps.同时,对部分耗尽SOI器件特性,如“浮体”效应、“kink”效应和反常亚阈值特性进行了讨论.     

ESD reliability and protection schemes in SOI CMOS output buffers

The electrostatic discharge (ESD) protection capability of SOI CMOS output buffers has been studied with Human Body Model (HBM) stresses. Experimental results show that the ESD voltage sustained by SOI CMOS buffers is only about half the voltage sustained by the bulk NMOS buffers. ESD discharge current in a SOI CMOS buffer is found to be absorbed by the NMOSFET alone. Also, SOI circuits display more serious reliability problem in handling negative ESD discharge current during bi-directional stresses. Most of the methods developed for bulk technology to improve ESD performance have minimal effects on SOI. A new Through Oxide Buffer ESD protection scheme is proposed as an alternative for SOI ESD protection. In order to improve ESD reliability, ESD protection circuitries can be fabricated on the SOI substrate instead of the top silicon thin film, after selectively etching through the buried oxide. This scheme also allows ESD protection strategies developed for bulk technology to be directly transferred to SOI substrate.<>     

全耗尽SOI MOSFET及CMOS／SOI电路的研究

采用ＳＩＭＯＸ材料，研制了一种全耗尽ＣＭＯＳ／ＳＯＩ模拟开关电路，研究了全耗尽ＳＯＩ ＭＯＳ场效应晶体管的阈值电压与背栅偏置的依赖关系，对漏源击穿的Ｓｎａｐｂａｃｋ特性进行分析，介绍了薄层ＣＭＯＳ／ＳＩＭＯＸ制作工艺，给出了全耗尽ＣＭＯＳ／ＳＯＩ电路的测试结果。     

A fully integrated SOI RF MEMS technology for system-on-a-chip applications

In this paper, a silicon-on-insulator (SOI) radio-frequency (RF) microelectromechanical systems (MEMS) technology compatible with CMOS and high-voltage devices for system-on-a-chip applications is experimentally demonstrated for the first time. This technology allows the integration of RF MEMS switches with driver and processing circuits for single-chip communication applications. The SOI high-voltage device (0.7-/spl mu/m channel length, 2-/spl mu/m drift length, and over 35-V breakdown voltage), CMOS devices (0.7-/spl mu/m channel length and 1.3/-1.2 V threshold voltage), and RF MEMS capacitive switch (insertion loss 0.14 dB at 5 GHz and isolation 9.5 dB at 5 GHz) are designed and fabricated to show the feasibility of building fully integrated RF systems. The performance of the fabricated RF MEMS capacitive switches on low-resistivity and high-resistivity SOI substrates will also be compared.     

Advanced technologies for optimized sub-quarter-micrometer SOI CMOSdevices

Two manufacturable technologies of fully-depleted (FD) thin-film silicon-on-insulator (SOI) MOSFET's for low-power applications are proposed in this paper. To maintain high current drive while aggressively thinning down the SOI film, silicide is to be formed on Ge-damaged silicon layers. Ge preamorphization facilitates silicide formation at low temperature (~450°C) and effectively controls the silicide depth without void formation. It also reduces the floating body effect. In addition, a reliable gate work-function engineering is introduced for good threshold voltage management. A p⁺SiGe/Si stack gate alleviates the threshold voltage instability of SOI due to film thickness nonuniformity and broadens the design window for channel doping. These advanced technologies, compatible with existing bulk CMOS technology, are integrated into SOI CMOS process. Excellent electrical device results are presented     

高速全耗尽CMOS/SOI2000门门海阵列

本文对全耗尽CMOS/SOI 2000门门海进行了研究,阵列采用宏单元结构,每个宏单元包括2×8个基本单元和8条布线通道,其尺寸为:92μm×86μm.2000门门海阵列采用0.8μm全耗尽工艺,实现了101级环形振荡器和4~128级分频器电路,在工作电压为5V时,0.8μm全耗尽CMOS/SOI 101级环振的单级延迟为45ps.     

薄膜全耗尽CMOS／SOI—下一代超高速Si IC主流工艺

本文较为详细地分析了薄膜全耗尽ＣＭＯＳ／ＳＯＩ技术的优势和国内外ＴＦ ＣＭＯＳ／ＳＯＩ器件和电路的发展状况，讨论了ＳＯＩ技术今后发展的方向，得出了全耗尽ＣＭＯＳ／ＳＯＩ成为下一代超高速硅集成电路主流工艺的结论。     

45ps的超高速全耗尽CMOS/SOI环振

亚微米全耗尽 SOI( FDSOI) CMOS器件和电路经过工艺投片 ,取得良好的结果 ,其中工作电压为 5V时 ,0 .8μm全耗尽 CMOS/ SOI1 0 1级环振的单级延迟仅为 45ps;随着硅层厚度的减薄和沟道长度的缩小 ,电路速度得以提高 ,0 .8μm全耗尽 CMOS/ SOI环振比 0 .8μm部分耗尽 CMOS/ SOI环振快 30 % ,比 1 μm全耗尽 CMOS/ SOI环振速度提高 1 5% .     

采用新的抬高源漏工艺技术制作的全耗尽SOI CMOS器件和电路

采用新的工艺技术,成功研制了具有抬高源漏结构的薄膜全耗尽SOI CMOS器件.详细阐述了其中的关键工艺技术.器件具有接近理想的亚阈值特性,nMOSFETs和pMOSFETs的亚阈值斜率分别为65和69mV/dec.采用抬高源漏结构的1.2μm nMOSFETs的饱和电流提高了32%,pMOSFETs的饱和电流提高了24%.在3V工作电压下101级环形振荡器电路的单级门延迟为75ps.