一种基于FPGA的神经网络的实现

本文介绍了一种用FPGA实现神经网络的方法。它利用FPGA器件的可重构计算特性，把BP算法分成三个执行阶段并顺序配置到FPGA中执行。这种方法有效地提高了FPGA硬件资源的利用率     

基于FPGA的RBF神经网络的硬件实现

介绍了RBF神经网络,并采用CORDIC算法实现了其隐层非线性高斯函数的映射。同时,为缩减ROM表的存储空间并提高查表效率,本设计还采用了基于STAM算法的非线性存储。最后,以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,采用Cyclone系列中的EP1C6Q240C8器件,实现了RBF神经网络在FPGA上的实现,并以XOR问题为算例进行硬件仿真,得出仿真结果与理论值一致。     

基于FPGA的脉冲神经网络模型设计与实现

现有的脉冲神经网络模型软件模拟通常具有处理速度慢、功耗高的缺点,同时利用硬件电路实现则具有开发难度大、灵活性差的缺点.为了探索合理实现脉冲神经网络模型的途径,在己有研究成果的基础上综合考虑两种方案的优缺点,提出了利用软件库模拟脉冲神经元数学模型以及网络的拓扑结构、并将网络运行时的关键计算任务以计算内核的方式交由基于OpenCL的FPGA并行计算的新思路.主要工作为:使用模块开发方式对脉冲神经网络软件开发库和OpenCL开发库进行了扩展、并将软件开发库中的重要模块重构成FPGA计算内核,使得软件开发库能够调用FPGA执行计算任务,最终达到利用两个库构建运行网络模型时能够同时满足易于开发、灵活性高、处理速度快、功耗低等要求的目的.基于MNIST图像数据集的图像分类实验表明,同一网络模型拓扑结构下,与在GPU上的软件模拟相比,提出方案的图像分类准确率并没有下降,同时以略微牺牲运行性能为代价,参考功率降低了约63.6%.     

基于BP神经网络的仿真线设计及其FPGA实现

该文提出了一种采用BP神经网络实现仿真线的方法。首先采用遗传算法优化神经网络结构,用离线训练后的BP神经网络逼近传输线的传递函数,然后用STAM算法以较少的存储空间实现BP神经网络的激励函数近似,进而用FPGA和D/A转换器进行硬件实现。文中基于FPGA对长度为10000m,特性阻抗为55的同轴电缆进行了仿真线的硬件实现,实验结果验证了该方法的有效性。该方法可以推广到传递函数未知的传输网络的仿真应用中。     

基于BP神经网络的飞行控制系统设计及FPGA实现

针对无人机自主飞行的需求,设计并实现一种基于BP神经网络的飞行控制系统.系统采用模仿学习的方法,让飞行员在飞行模拟器中演示需要神经网络学习的任务,并在演示中捕获训练数据集,然后神经网络通过这些数据集自动生成无人机飞行控制模型.针对飞行控制系统的嵌入式应用需求,提出一种基础运算单元模块化的方法,将飞行控制系统包含...     

基于FPGA的卷积神经网络浮点激励函数实现北大核心CSCD

卷积神经网络因深度学习概念的提出再一次被研究人员所重视.激励函数是卷积神经网络的一个重要组成部分,选取了sigmoid函数作为实验对象.讨论了当前几种可行的逼近方法,最终采用分段四阶多项式拟合sigmoid函数.在FPGA上使用Verilog硬件描述语言设计了并行电路,并采集了数据集进行FPGA与CPU版本caffe库进行运算效率对比.实验结果表明,此种方法误差小效率高,FPGA在深度学习领域有着广阔的应用前景.     

神经网络激活函数及其导数的FPGA实现

神经元的激活函数是神经网络的重要组成部分。采用折线斜率为2的次幂的分段线性逼近方法实现激活函数(sigmoid函数)及其导数的映射。该方法在FPGA实现时不需要使用硬件乘法器,而且可以节约大量的RAM单元。由于神经网络的并行计算需要消耗大量的硬件乘法器和RAM,因此,与其他方法相比,该方法为整个神经网络的FPGA实现有效地节省了大量宝贵的FPGA资源,可以较好地应用在BP神经网络的在线训练中。     

基于FPGA的误差校正神经网络算法设计与实现

为了能够在真实硬件平台上进行实现,本文对原有的误差校正构造性神经网络算法进行了优化,并对优化后的误差修正算法进行了FPGA设计与实现。提出算法通过在自动生成一个合适的神经架构的同时对二个参数进行设置来提高算法性能。本文对这种算法实现的所有步骤进行了全面的描述并利用两种基准问题对结果进行了深入分析。结果显示,与标准的基于个人计算机（PC）的实现相比,本文提出的神经网络算法FPGA实现在计算速度方面有着明显的提高,由此证明了FPGA在误差校正算法神经计算任务中的实用性及适用性。     

一种基于FPGA的UART电路实现

UART即通用异步收发器，传统上采用多功能的专用集成电路实现。但是在一般的使用中往往不需要完整的UART的功能，比如对于多串口的设备或需要加密通讯的场合使用专用集成电路实现的UART就不是最合适的。本设计使用Xilinx的FPGA器件，只将UART的核心功能嵌入到FPGA内部，不但实现了电路的异步通讯的主要功能，而且使电路更加紧凑、稳定、可靠。     

一种基于FPGA的RS解码方法的实现

RS码作为一种具有很强纠错能力的BCH码,同时它更是一类最强大并被广泛使用的前向纠错码.针对常用RS解码实现出现的延时及资源占用较大的问题,本设计采用改进的能够有效避免除法回路的BM算法实现RS解码中的关键方程求解,在研究改进BM算法基础上,增加不大的资源占用的同时,有效提高其处理速度.     

一种基于CNN的混叠光谱解调算法及FPGA实现

为了解决光纤布拉格光栅(FBG)传感网络的光谱信号混叠问题,基于现场可编程门阵列(FPGA)提出了一种利用卷积神经网络(CNN)模型的混叠光谱信号解调算法,并对其进行硬件实现与加速。通过对模型参数进行定点数量化,压缩网络模型的存储空间,提高FPGA中DSP资源的利用率;利用循环展开和数组重排等硬件优化方法,提高了系统实时性,确定了算法的并行计算方案。研究结果表明,在100 MHz的时钟下,测试集解调精度为1.19 pm,推理速度为每帧14.96μs,光谱解调速率为60 kHz,对于FBG混叠光谱信号解调具有较高的精度和速率。     

一种基于FPGA实现的真随机数发生器

本文分析和实现了一种基于FPGA的真随机数发生器,采用对延迟链各级输出同时采样的方法来增加输出序列的随机性。电路为纯数字形式,50MHz采样时钟采得的输出数据可以无需后处理,直接通过随机性测试,且未发现随机性与采样频率存在显著联系。     

基于FPGA和卷积神经网络的人脸识别系统

为了解决传统利用FPGA实现基于卷积神经网络的人脸识别系统复杂度高,不利于软件开发者开发的问题,本文以PYNQ-Z2开发板为核心,提出一种利用HLS高层次综合搭建基于卷积神经网络的人脸识别系统的方法.在HLS编写卷积层和池化层的c语言代码,会自动综合成Verilog语言,并生成相应的IP核,之后在VIVADO开发工具中...     

一种可配置的CNN协加速器的FPGA实现方法

针对卷积神经网络中卷积运算复杂度高而导致计算时间过长的问题,本文提出了一种八级流水线结构的可配置CNN协加速器FPGA实现方法.通过在卷积运算控制器中嵌入池化采样控制器的复用手段使计算模块获得更多资源,利用mirror-tree结构来提高并行度,并采用Map算法来提高计算密度,同时加快了计算速度.实验结果表明,当精度为32位定点数/浮点数时,该实现方法的计算性能达到22.74GOPS.对比MAPLE加速器,计算密度提高283.3%,计算速度提高了224.9%,对比MCA（Memory-Centric Accelerator）加速器,计算密度提高了14.47%,计算速度提高了33.76%,当精度为8-16位定点数时,计算性能达到58.3GOPS,对比LBA（Layer-Based Accelerator）计算密度提高了8.5%.     

一种基于FPGA的任意分频器设计与实现

根据直接数字频率合成器(DDS)工作原理,介绍了一种基于FPGA的任意分频系数的分频器的设计,该分频器能实现分频系数和占空比。通过Verilog语言进行了编译并且给出了仿真图。该设计中的分频器没有竞争冒险,可移植性强,占用的FPGA资源少。本设计在友晶公司DE0的开发板上可完全实现,结果表明设计是正确和可行的。分频器在FPGA开发设计中应用非常广泛,故本设计具有很强的实用价值。     

基于FPGA的卷积神经网络加速器研究与设计

本文针对Yolo v2目标检测卷积神经网络实现了基于Xilinx Virtex Ultrasale+VCU118的硬件加速,整体采用MCU+FPGA的异构计算架构,MCU采用ArmCortex-M3软核IP布局布线到FPGA开发板中。软件上完成了MCU读取大位宽RAM数据以及中断控制系统的设计,硬件上完成了Yolo v2网络前向传播模型中的卷积、ReLU非线性激活、最大池化等核心模块的设计。PE(Processing Engine)阵列借鉴了eyeriss阵列架构中的行固定流思想,通过精心设计阵列输入数据的格式,将多维卷积拆分成一维卷积,实现多输入特征图、多通道、多卷积核的通用性卷积计算,且利用Chisel3语言实现了一种高度参数化的卷积计算电路生成器,具有计算位宽可调、PE阵列规模可调、PE单元内部存储可调的特点。     

一种基于FPGA跳频解码实现方法

跳频技术作为一种有效的抗干扰手段,广泛应用于现代雷达信号处理领域。为了准确接收到各个频率片,确定频率片的起始点,需要对接收的序列进行连续的FFT处理。目前FPGA器件厂商提供的FFT处理模块不能满足这一时序要求,这里提出了一种基于FPGA的快速连续FFT实现方法,以相对较少的硬件资源换取时序要求。实验证明,该方法能够满足时序和精度要求,同时通过了FPGA的时钟约束条件,满足工程应用的实时性要求,有一定工程应用价值。     

一种基于FPGA的FIR滤波器实现结构

提出了一种在FPGA中能灵活实现各种FIR滤波器的结构。该结构以使用流水线技术的高速乘法累加器(Multiple Accumulator,MAC)为核心,通过逻辑设计中时间-空间的互换,以最优的资源消耗来实现各种性能的FIR滤波器.最后以DVB-C系统中基带成形滤波器的设计实现为例与传统实现结构进行比较,结果表明此实现结构能灵活处理综合面积和速度的约束关系,具有更优的性价比.     

一种基于FPGA的无线局域网接入实现

本文提出了一种以太网与无线局域网桥接转换的设计方案，阐述了系统平台的硬件设计及主要模块单元的功能，并对该系统中FPGA内部设计的主要思想和数据流程作了较详细介绍。