DDS线性调频信号时钟抖动误差分析

直接数字频率合成(DDS)是产生线性调频(LFM)信号常用方法,时钟抖动是影响其信号质量的因素之一.从时域出发,建立了由时钟抖动引起的DDS输出误差模型,推导出了抖动引起的LFM信号信噪比理论预测公式.分析指出随着时钟频率的提高,时钟抖动对信噪比的影响更加明显;当时钟抖动低于10 ps时,信噪比对时钟抖动的变化更为敏感.针对给定的信噪比要求和确知的LFM信号,给出了时钟抖动的限定公式,设计者可据此选择恰当的时钟源.最后,通过实验验证了理论推导的正确性.     

基于FPGA的DDS正弦信号发生器的设计和实现

利用FPGA芯片及D／A转换器,采用直接数字频率合成技术,设计实现了一个频率、相位可控的正弦信号发生器,同时阐述了直接数字频率合成（DDS）技术的工作原理、电路结构,及设计的思路和实现方法。经过设计和电路测试,输出波形达到了技术要求,控制灵活、性能较好,也证明了基于FPGA的DDS设计的可靠性和可行性。     

一种基于FPGA的可编程数字本振生成方法

近年来，随着相关技术的不断发展，基于现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）的直接数字频率合成技术（Direct Digital Synthesizer,DDS）已成为目前主流的信号合成技术，广泛应用于雷达、通信、国防等领域。然而，受限于FPGA的系统时钟，合成信号的频率范围有限。为了使合成信号获得更大的频率范围和更高的采样频率，提出一种可编程数字本振生成方法，并将该方法应用于频谱分析仪的数字本振频率合成上。实践证明，该方法能够准确产生需要的可变本振信号，且频率范围不受系统时钟频率限制。     

基于AD9850的信号发生器的设计

直接数字合成(DDS)是一种重要的频率合成技术,具有分辨率高、频率变换快等优点,在雷达及通信等领域有着广泛的应用前景.系统采用AD9850(DDS)与AT89S52单片机相结合的方法,以AD9850为频率合成器,以单片机为进程控制和任务调度的核心,设计了一个信号发生器.实现了输出频率在10Hz～1MHz范围可调,输出信号频率稳定度优于10-3的正弦波、方波和三角波信号.正弦波信号的电压峰峰值Vopp能在0～5V范围内步进调节,步进间隔达到0.1V,所有输出信号无明显失真,且带负载能力强.     

某型多调制方式低相噪毫米波频率源设计

介绍了一种低相噪、多调制方式毫米波频率源方案,采用直接数字频率合成(DDS)+锁相环(PLL)技术,通过引入FPGA解决了同时产生多调制编码单元的难题。详细分析了数字调制编码单元,给出了软件控制流程、m序列Modelsim仿真结果以及环路滤波器设计参数。实测结果表明,调制信号中心频率30 GHz,输出功率大于4 dBm,相位噪声优于-100 dBc/Hz@100 kHz。     

C波段宽带捷变频率综合器设计

本文介绍了一种C波段宽带捷变频率综合器的设计方法,采用直接数字频率合成器(DDS)实现频率捷变,采用倍频链路扩展输出带宽,通过与锁相环(PLL)合成产生的本振信号混频将输出频率搬移到C波段。论述了DDS时钟电路、倍频链路以及混频部分的设计方法,并给出了达到的主要技术指标和测试结果。     

基于FPGA的直接数字频率合成技术设计与实现

介绍了利用现场可编程逻辑门阵列FPGA实现直接数字频率合成 (DDS)的原理、电路结构和优化方法。重点介绍了DDS技术在FPGA中的实现方法 ,给出了采用ALTERA公司的ACEX系列FP GA芯片EP1K30TC -144进行直接数字频率合成的VHDL源程序。     

基于DSP+CPLD的高精度信号发生器

介绍了基于直接数字式频率合成(DDS)原理的全数字信号发生器(DSP),利用DSP芯片快速、高精度的运算优势以及CPLD芯片灵活的编程逻辑、大容量存储功能的特点,采用通用可编程芯片以及数字波形合成技术,形成高稳定、高精度、高动态的数字合成信号.该信号发生器可产生0～25 kHz的正弦波、三角波和方波,输出电压峰峰值为0～5 V,频率步进1 Hz,幅度步进0.001 V.     

利用DDS镜像频率的宽带信号源设计

提出了一种新方法,利用DDS(直接数字频率合成)器件的镜像输出频率分量,实现了常规DDS合成器方案所无法实现的超越奈奎斯特频率限制的信号频率输出,且易于实现高精度的载波频率控制和数字调制功能;实验原型电路采用了ALC(自动电平控制)技术补偿镜像和基频分量的衰减.实现了10 Hz～500 MHz的宽带信号输出,带内波动小于1 dB.     

基于AD9851的正弦信号发生器设计

基于直接数字频率合成(DDS)原理,采用AD9851型DDS器件设计一个正弦信号发生器.实现50 Hz～15 MHz范围内的正弦波输出,同时通过对器件的控制编程与相关的简单外部电路切换产生各种调制信号.通过自动增益控制(AGC)和功率放大,在50 Ω负载的情况下,该正弦信号发生器在100 Hz～10 MHz范围内输出稳定正弦波,电压峰峰值为0～5 V±0.3 V.     

基于DDS 与PLL 的C 波段宽带线性扫频源

利用直接数字频率合成(DDS)和锁相环(PLL)技术相结合的混合频率合成方案,研制了一种C波段宽带、高频率分辨率、快速线性扫频的频率源。为了给PLL 提供低相位噪声的宽带扫频参考信号,选用ADI 的DDS芯片AD9914,并利用阶跃恢复二极管(SRD)高次倍频电路结合二倍频器产生高达3400 MHz 的时钟信号。通过上位机配置AD9914 内部频率调谐字和数字斜坡发生器,产生512.5-987.5MHz 的扫频参考信号,其频率分辨率可精细到赫兹量级。选用低附加噪声的鉴相器和宽带VCO 芯片设计C 波段锁相源,在宽带工作频率范围内对DDS 扫频信号进行快速跟踪,并有效抑制杂散信号。实测结果表明,该扫频源工作频率为4. 1- 7. 9 GHz,在频率分辨率配置为0. 38 MHz 时,单向扫频周期为1 ms,扫频线性度为1. 58×10-6 。单频点输出时相位噪声优于-114 dBc/ Hz@ 10 kHz和-119 dBc/ Hz@ 100 kHz,杂散抑制优于69 dBc。     

基于SOPC的DDS信号源的实现

本文介绍了直接数字频率合成(DDS)的工作原理以及基于可编程片上系统(SOPC)实现DDS信号源。设计的DDS信号源以Cyclone器件为核心,用嵌入在FPGA中的N ios软核CPU作为控制来实现频率、相位和幅度的数字预制和步进,利用FPGA的RAM位放置正弦查找表,同时利用FPGA的逻辑单元实现相位累加等其它数字逻辑功能。实现了两路相位完全正交的DDS信号源。     

DDS自动测试技术研究

重点研究了如何快速又精确地输出DDS的测试值并使测试值符合测试规范.基于NI卡板、信号分析仪、示波器和信号发生器,对DDS的特性参数进行测试研究.信号发生器提供时钟信号与比较器输入;信号分析仪对频域和调制域信号进行测试;示波器对时域信号进行测试;通过IabViEW编程得到DAC数字正弦波和输入数字码并实现测试自动化;最后将结果返回计算机,测试结果符合规范.实验证明,在实际应用中该方法快速精确并具有很好的通用性,可拓展到其他芯片的测试.     

基于DDS的探地雷达信号源研制

阐述了国内外冰川探测雷达的发展,以及DDS在探地雷达中的应用发展。介绍了信号源器件选型原则和ADI公司的DDS芯片显著特点,列出了甚高频(VHF)机载探地雷达系统对信号源的参数要求,并利用ADI公司的DDS芯片设计制作了100 MHz～150MHz宽带信号源和175 MHz高速采样时钟模块。设计了不同波形输出的控制软件,给出了对应的软件流程。对实验测试结果进行了描述并给出了进一步改进系统性能的方法。     

时钟3.2GHz直接数字频率合成器的研制

阐述了时钟频率高达3.2 GHz的新型直接数字频率合成器的设计方案,由该方案设计的直接数字频率合成器最高输出频率可达1 500 MHz,并且可以产生线性调频、脉冲步进、调频步进等多种调制信号.通过对该直接数字频率合成器与DDS芯片AD9858进行相位噪声以及杂散进行对比分析,时钟为3.2 GHz的直接数字频率合成器不仅输出带宽得以扩展,其相位噪声在所测试点比AD9858要优10 dB,窄带杂散也较AD9858有很大提高.     

An ultra-high-speed direct digital synthesizer with nonlinear DAC and wave correction ROM

This paper presents a novel direct digital synthesizer (DDS) architecture combining Nonlinear DAC with a small-sized wave-correction-ROM (WCR), which achieves both high operating speed and accuracy. A 6?GHz 8-bit DDS chip based on the proposed architecture is designed and fabricated in a 60?GHz GaAs HBT technology. The major blocks of the DDS MMIC based on ECL logic includes an 8-bit pipelined accumulator, an 8?×?8?×?3-bit WCR, two combined digital-to-analog converters (DACs) and an analog Gilbert Cell for sine-wave generation, a 3-to-7 thermometer coder, digital logic gates and registers. A method of using a series of RC networks to terminate the clock tree together with a pot-layout simulation scheme is developed to maintain the clock tree signal integrity. The DDS chip is tested using an on-wafer measurement approach. The measured spurious free dynamic range (SFDR) is 33.96 dBc with a 2.367?GHz output using a 6?GHz maximum clock frequency. The measurement also shows an average SFDR of 37.5 dBc and the worst case SFDR of 31.4 dBc (FCW?=?112) within the entire Nyquist band under a 5?GHz clock. The chip occupies 2.4?×?2?mm² of area and consumes a 3.27?W of power from a single ?4.6?V power supply.     

0.35μm SiGeBiCMOS10位1GSPS单片直接数字频率合成器

设计了一个基于SiGe BiCMOS工艺的高速数字频率合成器。该电路在一块芯片上集成了DDS核、分段式电流舵DAC、并/串接口、时钟控制逻辑等模块。芯片采用标准0.35μm SiGeBiCMOS工艺流片。测试结果表明,DDS能够生成高速、高质量的正弦/余弦捷变波形。     

A DDS Synthesizer with Digital Time Domain Interpolator

A DDS type circuit structure for producing numericallyprogrammable square wave clock signal is presented. The high speed D/Aconverter needed in conventional DDS systems is replaced by an tap delay line time domain interpolator thateffectively increases the sampling rate by a factor of . Thus the circuit can be used up to full clock rate withoutimage filtering. A prototype IC with clock frequency of 30 MHz, 5 bitinterpolator and SFDR of –40 dBc up to 10 MHz and –33 dBcup to 15 MHz has been designed and tested.     

A 1.5-V direct digital synthesizer with tunable delta-sigma modulator in 0.13-/spl mu/m CMOS

In direct digital synthesizer (DDS) applications, the drawback of the conventional delta sigma (/spl Delta//spl Sigma/) modulator structure is that its signal band is fixed. In the new architecture presented in this paper, the signal band of the /spl Delta//spl Sigma/ modulator is tuned according to the DDS output frequency. We use a hardware-efficient phase-to-sine amplitude converter in the DDS that approximates the first quadrant of the sine function with 16 equal-length piecewise second-degree polynomial segments. The DDS is capable of frequency, phase, and quadrature amplitude modulation. The die area of the chip is 2.02 mm/sup 2/ (0.13 /spl mu/m CMOS technology). The total power consumption is 138 mW at 1.5 V with an output frequency of 63.33 MHz at a clock frequency of 200 MHz (D/A converter full-scale output current: 11.5 mA).