基于Astro的MIC总线控制器专用集成电路后端设计

本文介绍了采用当前ASIC设计领域内流行的后端布局布线工具-Astro，进行MIC总线控制器远程模块专用集成电路的设计过程。     

MIC总线控制器专用集成电路的测试设计

本文简述了利用FPGA集成了MIC总线控制器远程模块专用集成电路测试所需的32位串行曼彻斯特数据编码／解码功能模块、数据存储模块及较为复杂的[hy346511]时序控制模块，较为容易快速地实现了MIC总线控制器的功能测试。     

MIC总线控制器远程模块专用集成电路的设计与应用

MIC总线是专门为解决恶劣的军事环境中电力及数据分配和管理问题而开发的串行现场数据总线，具有很高的可靠性。本文介绍了一款MIC总线控制器远程模块专用集成电路的设计及应用，这款电路可以用于替代美国MIC总线控制器产品。     

MIC总线控制器远程模块的前端综合设计

MIC总线控制器是时分复用串行MIC数据总线控制系统的核心器件。MIC总线控制器远程模块专用芯片采用典型的正向开发流程，针对电路的RTL级描述，使用Synopsys公司的多种工具做了前端综合设计，包括DC、DFr测试插入设计、STA静态时序分析、ATPG自动测试向量生成，电路功能通过了NC-Verilog工具的仿真验证。     

嵌入式存储器MBIST设计中内建自诊断功能研究

针对大规模嵌入式存储器可测性设计技术——存储器内建自测试（MBIST）中的故障诊断问题,介绍了MBIST设计的扩展功能——存储器内建自诊断（MBISD）。在引入存储器内建自测试的基础上,详细分析了存储器内建自诊断模块根据输出故障信息自动分析器件失效原因、并对失效单元进行故障定位和识别的基本原理及其中的关键算法,并用一块SRAM的MBIST设计（采用Mentor公司的MBISTArchitect完成）中的MBISD具体实例进行了仿真验证。存储器内建自诊断的应用,大大提高了存储器的成品率。     

基于JTAG的MBIST设计实现

边界扫描（BSD,有时也称为JTAG）和存储器内建自测试（MBIST）是两种常用的集成电路可测试设计技术,然而如何有效处理MBIST产生的众多管脚是DFT工程师必须考虑的问题。本文介绍JTAG和MBIST基本原理和设计方法,在此基础上提出了用JTAG控制MBIST的实现方法,解决了由MBIST引起的管脚复用问题。     

基于calibre的MIC总线控制器专用集成电路版图检查

本文通过Calibre工具在MIC总线控制器远程模块专用集成电路版图中的应用，阐述了Calibre版图检查工具较之通常使用的Dracula工具的诸多优点，介绍了基于Calibre工具的DRC和LVS检查的特点及使用方法。     

基于共享总线结构的存储器内建自测试电路

随着片上系统处理的数据增多,数据存储器测试逻辑相应增加,在保证测试功能的同时减小测试电路面积是当下急需解决的问题。基于共享总线结构的存储器内建自测试(MBIST)电路,通过将多个存储器引脚信号进行复用的方式,对存储器进行层次化设计,将物理存储器拼接组成逻辑存储器模块,再整合多个逻辑存储器成为一个大的存储器集模块,MBIST控制器针对存储器集进行MBIST,从而减少测试逻辑数量以达到减小测试电路占用面积的目的。通过实验证明,该结构可以满足MBIST相关需求,相较于针对单颗存储器测试的传统MBIST电路面积减小了21.44%。该方案具有良好的实用性,可以为相关存储器测试设计提供参考。     

基于内建自测试电路的NAND Flash测试方法

随着NAND Flash在存储器市场中的占比与日俱增,对NAND Flash的测试需求也越来越大。针对NAND Flash存储器中存在的故障类型进行讨论,并对现有测试算法进行分析,为提高故障覆盖率以及降低测试时间,对现有的March-like测试算法做出改进,改进算法比March-like算法的故障覆盖率提高了16.7%,测试时间减少了30%。完成存储器内建自测试（MBIST）电路设计,设计了FPGA最小系统板并进行板级验证,结果验证了MBIST电路以及改进的测试算法的可行性。     

MIC总线控制器测试软件的开发与实现

MIC是时分复用串行数据总线控制系统的核心器件，可以在总线控制器和复用串行总线结构的各种远程模块之间提供串行接口。MIC总线的测试所需信号复杂，频率高，依模式而不同。本文详细介绍了通过软件编程实现整个测试所需信号以及控制测试流程的方法。基于FPGA实现MIC总线控制器这一复杂功能芯片的测试是测试方法和手段的一个创新。     

嵌入式存储器测试

随着存储器需求的增加以及制造技术的进步,嵌入式存储器在SOC系统中的地位越来越重要。与传统的分立存储器件测试相比,嵌入式存储器的测试呈现出新的挑战。本文试图全面叙述嵌入式存储器的各种结构,并介绍各种DFT（可测性设计）测试技术,如SCAN〔扫描〕、MBIST（存储器内建自测试）以及BISR（内建自修复）。     

SOC芯片DFT研究与设计

文章首先介绍了SOC系统的DFT设计背景和DFT的各种测试机理,包括基于功能的总线测试机理、基于边界扫描链的测试机理、基于插入扫描电路的测试机理以及基于存储器自测试的测试机理。然后以某专用SOC芯片为例提出了SOC电路的DFT系统构架设计和具体实现方法。主要包括：含有边界扫描BSD嵌入式处理器的边界扫描BSD设计,超过8条内嵌扫描链路的内部扫描SCAN设计,超过4个存储器硬IP的存储器自测试MBIST,以及基于嵌入式处理器总线的功能测试方法。最后提出了该SOC系统DFT设计的不足。     

一种具备MBIST功能的Flash型FPGA配置芯片设计

Flash型FPGA配置芯片相较于反熔丝配置芯片和可擦除可编程只读存储器（EPROM）型配置芯片,具有非易失性、功耗低、安全性高、可多次编程等更优异的特点。设计了一款具备存储器内建自测试（MBIST）功能的Flash型FPGA配置芯片,在March C-的基础上,提出了一种更全面的测试算法,该算法可以有效提高测试故障覆盖率,并且自身会对测试结果的正确性进行判断,从而快速有效地对Flash功能的正确性进行检验。由于Flash具有非易失性、集成度高等特点,且设计具备MBIST功能,该配置芯片可以满足复杂场景及广泛的应用需求。     

以太网桥接专用集成电路的实现

介绍了一种基于高级数据链路控制(HDLC)协议，实现以太网桥接的专用集成电路技术，介绍了该集成电路的系统组成和主要模块功能，着重讨论了高级数据链路控制(HDLC)协议的算法设计以及FIFO控制模块中双指针操作方式的技术实现。     

一种用于ASIC内部存储器单粒子翻转效应评估的方法北大核心CSCD

本文提出了利用存储器内建自测试(MBIST)进行专用集成电路(ASIC)内部存储器的单粒子翻转(SEU)检测方法,研究并制定了MBIST的单粒子有效性辐照注量的统计方案,最后在重离子加速器上应用该方法进行了单粒子试验验证.通过与相同结构的存储器SEU结果的对比分析,结果表明,MBIST在有效辐照注量(1.27E+7icons/cm2)下,与存储器在标准辐照注量(1E+7icons/cm2)下获得的SEU在轨错误率误差小于2倍,运用MBIST方法可以方便、准确地用于评估ASIC的存储器SEU性能指标.     

一种集成电路测试用程控信号源的设计

针对目前集成电路测试系统中交流参数的测试现状,提出一种基于PCI总线和直接数字频率合成技术（Direct Digital Synthesize,DDS）的程控信号源设计方案;文章先介绍了整个信号源系统的构成与工作原理,随后详细论述DDS信号发生模块、幅度调节模块等模块的硬件设计;目前该信号源已通过相关部门验收并交付使用,该信号源可满足各种测试环境要求,同时其技术指标也达到了预期设计的精度要求。     

弹性分组环专用集成电路的可测性设计

根据弹性分组环专用集成电路的具体情况,提出了相应的可测性设计(Design for Test-ability,DFT)方案,综合运用了三种DFT技术:扫描链、边界扫描测试和存储器内建自测试。介绍了三种技术的选取理由和原理,对其具体实现过程和结果进行了详细分析。DFT电路的实现大大降低了专用集成电路的测试难度,提高了故障覆盖率。     

基于SRAM测试的MBIST电路实现方案

现代SOC电路设计中,存储器特别是SRAM模块的面积占有很大的一部分.通常测试这些存储器采用的方法是通过EDA工具来生成MBIST电路来对SRAM进行测试.然而在没有专门EDA工具的情况下,我们必须手工写电路.本文提供了这一手工MBIST的实现方案,并给出仿真和综合结果.     

芯片集成设计流程——先进的专用集成电路设计（ACD）方法

本文件介绍采用cadence Virtuoso专用集成电路设计平台所适宜使用的芯片集成设计流程，Virtuoso设计平台适宜应用于集成不同设计门类的电路模块的全定制集成电路的设计；这些模块可能涵盖模拟电路．专用数字电路，RF电路，以及存储器电路／阵列等不同电路门类。该平台可以对这些不同     

时分制指令／响应式多路传输数据总线接口的设计

在时分制指令／响应式多路传输数据总线系统中，总线接口将不同电子设备连在一起，进行综合化管理．这时，总线控制器（BC）或远程终端（RT）就起着将各电子设备子系统连接起来的作用．本文为满足综合化要求而进行了一种远程终端（RT）接口的设计，设计采用一款专用的1553B协议处理器，具有简单、灵活、多用的特点．测试表明，达到设计目标．为此类设计提供了一个设计参考．