基于EFJ模式的宽带高效率Doherty功率放大器设计

将EFJ模式功率放大器应用于Doherty功率放大器的载波功率放大器,利用EFJ类功率放大器的阻抗特性改善了Doherty功率放大器的带宽。此外,还引入后谐波控制网络来提高Doherty功率放大器的效率。功放的输入匹配电路采用阶跃式阻抗匹配来进一步拓展工作带宽。使用CGH40010F GaN 晶体管设计并加工完成了一款宽带高效率Doherty功率放大器。测试结果显示,在3.2~3.7GHz 频段内,饱和输出功率达到43dBm,饱和漏极效率60%~72.5%,增益大于10dB。功率回退6dB时,漏极效率40%~48.5%。     

Doherty高效功率放大器的设计

根据Doherty技术设计并实现了运用于2010～2025MHz频段的高效率功率放大器。在设计Doherty放大器过程中采用了放大器单管双向牵引优化方法提高单管功率放大器效率,通过对晶体管的双向牵引(源牵引和负载牵引)仿真得到单管匹配优化网络,通过调节补偿线对Doherty放大电路进行整体优化设计。仿真结果表明,与传统的平衡式AB类放大器相比,在传输功率回退较大的高峰均比信号时,Doherty技术在功率附加效率上有10%左右的提高。得到实物测试结果为在输出功率回退6dB时,效率为30.1%,增益为9.9dB。该功率放大器结构简单,适用于无线通信领域。     

基于双匹配的高效大功率Doherty功率放大器

针对Doherty功率放大器传统设计方法的不足,提出了一种双匹配设计技术,并给出了实现方法。基于LDMOS器件,用该方法设计了一款饱和功率为55 dBm的Doherty放大器。仿真结果显示,与未采用双匹配法相比,该Doherty放大器的效率改善更好。功率附加效率在6 dB回退点比平衡式放大器改善15%,在回退约8 dB的区间上,整体效率都在40%以上。实测结果表明,该放大器增益约12 dB,在输出回退6 dB的区间上,功率附加效率改善10%。     

一种基于阻抗缓冲匹配技术的高效率Doherty放大器

为了在功率回退时满足功率放大器对高效率的要求,提出了一种采用阻抗缓冲匹配技术的Doherty功率放大器。通过负载牵引仿真,得到功放管的最佳基波和谐波负载阻抗。在此基础上,采用一种谐波控制阻抗匹配网络设计方法来设计主/辅路放大器的输出匹配网络,实现了高回退效率。为了验证该方法的有效性,设计并实现了一个1.635 GHz高效率Doherty功率放大器。测试结果表明,该放大器的饱和功率大于44 dBm,峰值效率为75%,6 dB功率回退时的效率为70%。该方法能有效提高Doherty功率放大器的回退效率。     

26 GHz高回退效率Doherty功率放大器

针对功率回退时主路功率放大器不能有效进入饱和状态导致Doherty功率放大器回退效率低的问题,通过降低主路功率放大器的供电电压,实现了高回退效率,同时增大辅路功放管的尺寸弥补了电路的总输出功率。基于0. 1μm GaAs pHMET工艺,设计了一个26 GHz两级非对称的Doherty功率放大器。仿真结果表明,在26 GHz时增益达到16 dB,功放的饱和输出功率为27. 4 dBm,峰值功率附加效率(PAE)为40. 7%,输出功率回退7 dB时PAE仍达到38%,与传统Doherty功率放大器相比具有更高的回退效率,版图的尺寸为3. 2 mm×2. 2 mm。     

基于GaN HEMT的高线性星载Doherty功率放大器设计北大核心CSCD

在射频通信链路中,功率放大器决定了发射通道的线性、效率等关键指标。卫星通信由于是电池供电,对功率放大器的工作效率要求比较高。文章基于GaN HEMT晶体管采用对称设计完成了一款高效率的Doherty功率放大器。测试结果表明:该Doherty功放的功率增益大于29 dB;1 dB压缩点功率(P_(1 dB))大于35 dBm;在35 dBm输出时,其功率附加效率(PAE)大于47.5%,三阶交调失真(IMD3)大于35 dBc;在功率回退3 dB时,其PAE大于37%,IMD3大于32 dBc。     

基于GaN 的3. 4~ 3. 6 GHz 高增益Doherty 功率放大器

基于两级功率放大器架构,设计了一款平均输出功率为37 dBm(5 W)的高增益Doherty 功率放大器。 该器件通过增加前级驱动功率放大器提高Doherty 功率放大器的增益,采用反向Doherty 功率放大器架构,将λ/4 波 长传输线放置在辅助功放后端,相位补偿线放置在主功放前端,并使主功放输出匹配网络采用双阻抗匹配技术实现 阻抗变换,如此可扩宽功率放大器的工作带宽。连续波测试结果显示:3. 4~3. 6 GHz 工作频段内,饱和输出功率在 44. 5 dBm 以上,功率饱和工作点PAE 在43. 9%以上;在平均输出功率(37 dBm,5 W)工作点,回退量大于7. 5 dB,功 率附加效率PAE 为36. 8%以上,功率增益在31 dB 以上。     

基于GaN工艺的3.3～3.6 GHz Doherty功率放大器MMIC设计北大核心

基于GaN工艺设计了一款饱和输出功率为44 dBm、功率回退为9 dB的非对称Doherty功率放大器。为了提高增益，在Doherty功率放大器前方增加驱动级。通过对主放大器的输出匹配电路进行阻抗匹配优化设计，去掉λ/4阻抗变换线；辅助功放输出阻抗采用RC网络等效代替，控制输出匹配电路相位为0°,确保关断时为高阻状态；合路点的最佳阻抗直接选取50Ω,从而去掉λ/4阻抗变换线。芯片仿真结果表明，在3.3～3.6 GHz时，Doherty功率放大器的饱和输出功率达到44 dBm以上，功率增益达到25 dB以上，功率附加效率(PAE)达到50%以上；功率回退为9 dB时，PAE达到34.7%以上。Doherty功率放大器的版图尺寸为3.4 mm*3.3 mm,驱动级功率放大器的版图尺寸为1.5 mm*1.7 mm。     

基于GaN HEMT的高效率Doherty功率放大器设计

通过分析传统Doherty功放的负载调制网络存在的带宽限制和晶体管输出电容对于效率的影响问题。利用改善阻抗变换比和补偿载波功放晶体管的输出电容的方法提出一种新型负载调制网络,使用GaN HEMT晶体管并基于此网络设计完成了一款高效率的Doherty功率放大器。该Doherty功率放大器采用不等分结构设计。此外,采用阶跃式阻抗匹配方法设计主辅功放的输入输出匹配网络来拓展Doherty功放的工作带宽。测试结果显示,在2.8~3.2 GHz频段内,饱和输出功率达到45 dBm,饱和漏极效率65%~73.18%。功率回退6 dB时,漏极效率在45%~50%之间,功率回退9 dB时,漏极效率在38.94%~44.68%之间。     

一种电调Doherty功率放大器

提出了一种全新的电调Doherty移动基站功率放大器。该Doherty放大器的载波放大器和峰值放大器的驱动功率分配比及输出合成相位实现了电可调,从而保证了Doherty功率放大器的最佳驱动功率分配比,以及最佳的输出合成相位,同时结合内部线性化技术以实现Doherty功率放大器的最优性能。为保证功率放大器性能的稳定,设计了一种用于Doherty功率放大器的恒静态偏置电路,在-25℃～+50℃的高低温实验中使放大器偏置电流的波动小于5%。功放的工作频率为870～890MHz,增益大于58dB。在CDMA2000信号测试下,输出功率为50.06dBm时,其ACLR(邻道泄漏功率比)小于-47.5dBc,整机效率达42.3%(含驱动级)。     

改进负载调制的GaN Doherty功率放大器及其线性化

在分析传统Doherty负载调制的基础上,通过选取合适的峰值放大器负载阻抗和采用较高的偏置电压,增强了Doherty功率放大器的负载调制,使其适用于大范围（9dB）回退情况下的应用。为了验证分析的有效性,设计和实现了一个具有100MHz瞬时带宽的2.55GHz GaN Doherty功率放大器。测试结果表明：在工作带宽内饱和功率约为49.4dBm,平均峰值效率为64%,9dB回退时的平均效率约为40%。当使用5载波100MHz带宽LTE-advanced信号激励时,在平均输出功率为40.2dBm时效率可达40.3%,经过数字预失真校正过的邻道泄漏比（ACLR）低于-48dBc,达到较好的线性度。     

1.8 GHz Doherty功率放大器小型化技术研究

基于In GaP/GaAs HBT工艺设计了一款工作在1. 8 GHz的三级Doherty功率放大器,第一、二级为驱动级,第三级为Doherty放大器。通过分析Doherty结构,在原有基础上重新设计Doherty电路,使用LC元件替代微带线,减小功率分配网络与合路匹配网络的面积,进而缩小整体电路的面积。将输入、输出匹配网络及功分、合路部分集成至基板上,整体封装尺寸5 mm×5 mm。测试结果表明,芯片输入、输出回波损耗优于-15 d B,放大器整体增益优于33 d B,3 d B压缩点输出功率35 d Bm,其中第三级Doherty放大器峰值功率附加效率(PAE) 47. 9%,8 d B回退点的功率附加效率32. 7%。     

基于增益扩展现象的线性化技术在Doherty功放中的应用

在分析Doherty放大器特性基础上,研究了利用Doherty具有增益扩展特性的放大器线性化技术.深入分析了Doherty功放中辅助功放的栅压变化对增益扩展特性的影响,并讨论了据此将具有增益扩展特性的前级Doherty功放作为模拟射频预失真器与末级Doherty功放进行级联而构成的线性化功放.最后根据这一原理,采用一对MRF21010功放管所设计并优化的Doherty模拟预失真功率放大器与前级为平衡放大器、末级为相同Doherty功放的级联电路相对照,表明三阶互调可以改善15dB,效率提高2%.研究结果对高效率、高线性功放的设计具有实际意义.     

调整峰值功放电流响应提高效率的LTE-A Doherty 功放*

介绍了一种利用宽带输入匹配网络调整峰值功放输出电流,改善Doherty 功放负载调制效果和带内 效率的设计方法。理论分析表明,Doherty功放中峰值功放C 类偏置情况下带来的带内不一致开启特性会影响输出 电流和负载调制效果。通过引入宽带输入匹配网络,能有效改善它的开启不一致性。为验证分析结果设计了具有 宽带(采用简易实频技术)和窄带两种不同输入匹配网络,用于2.15GHz 频段LTE-A 的Doherty功放。仿真和测试 结果表明,功放的输出功率超过49dBm,在7dB 回退功率处,宽带输入匹配Doherty 功放的带内效率达到42% 以上, 效率波动由10%降低到2%。使用100MHz 宽带LTE-A 信号经过线性化改善后,在40dBm 输出时,宽带输入匹配网 络的Doherty功放上下边带ACLR(adjacent channel leakage ratio)指标为-45.1/-44.9dBc,效率为40.5%,均优于窄带输入匹配网络的Doherty功放。     

Fully Integrated HBT MMIC Series‐Type Extended Doherty Amplifier for W‐CDMA Handset Applications

A highly efficient linear and compactly integrated series‐type Doherty power amplifier (PA) has been developed for wideband code‐division multiple access handset applications. To overcome the size limit of a typical Doherty amplifier, all circuit elements, such as matching circuits and impedance transformers, are fully integrated into a single monolithic microwave integrated circuit (MMIC). The implemented PA shows a very low idle current of 25 mA and an excellent power‐added efficiency of 25.1% at an output power of 19 dBm by using an extended Doherty concept. Accordingly, its average current consumption was reduced by 51% and 41% in urban and suburban environments, respectively, when compared with a class‐AB PA. By adding a simple predistorter to the PA, the PA showed an adjacent channel leakage ratio better than —42 dBc over the whole output power range.     

3.35 GHz线性高效率Doherty功率放大器的设计

设计并仿真实现了一款高线性、高效率Doherty功率放大器,该功率放大器工作频率为3.35 GHz。为了提高Doherty功率放大器的线性度,本文所设计Doherty功率放大器充分利用了载波功放和峰值功放的三阶交调分量(IM3)相互抵消的原理来提高功率放大器的线性度。本文设计采用两枚Cree公司生产的6 W GaN HEMT晶体管CGH40006P进行仿真验证,仿真结果证明：在所设计频率点3.35 GHz,IM3<-30 dBc。     

A 2.4 GHz Fully Integrated Cascode-Cascade CMOS Doherty Power Amplifier

This letter presents the first CMOS Doherty power amplifier (PA) fully integrated on chip. The "cascode-cascade" amplifier architecture is proposed to get rid of the bulky power splitter and facilitate the integration. The quarter wavelength transmission lines are replaced by the lumped component networks such that the whole amplifier circuit can be squeezed into the die size of 1.97 times 1.4 mm². Fabricated in 0.18 mum CMOS technology, the 3.3 V PA achieves 12 dB power gain. The measured output power and power added efficiency (PAE) at P₁ dB are more than 21 dBm and 14%, respectively. The PAE at 7 dB back-off from P₁ dB is above 10% and the PAE degradation is less than 29%.