一种改进的非线性锁相环分析及仿真方法

在线性锁相环CAD仿真的基础上,提出了用通用电路分析程序(如IsSpice、Pspice等)对锁相环非线性特性进行分析与仿真的方法,并通过一个具体的正弦型鉴相器例子分析了不能用线性模型分析方法解决锁相环非线性捕捉过程,通过仿真提出了用CAD模型判别该类环路的频率捕捉带方法。     

11.8GHz低相噪频率源的设计

针对汽车防撞雷达系统,设计了11.8GHz低相噪频率源.在对锁相环技术研究的基础上,分析相位噪声达到要求指标的可行性,并介绍鉴相器电路、压控振荡器电路以及环路滤波器电路的设计.测试结果表明该输出频率为11.8GHz的频率源获得很好的相位噪声性能,实现1kHz处相位噪声指标优于-90dBc/Hz,并且其他指标均达到要求.11.8GHz低相噪频率源能提高汽车防撞雷达系统的性能.     

低相位噪声微波锁相频率合成振荡器的设计

主要讨论了低相位噪声微波锁相频率合成器的设计 ,并对影响其相位噪声的主要因素如环路滤波器、分频器、鉴相器及压控振荡器 (VCO)分别作了分析和讨论 ;指出了在鉴相器、分频器预先选定的条件下 ,如何设计环路滤波器和压控振荡器而获得最佳的相位噪声性能。     

用于频率综合的电荷泵锁相环电路设计

在阐述了锁相环频率综合的工作原理、分析和设计方法的基础上,结合环路稳定性和相位噪声两方面因素对锁相环电路进行了建模及分析。采用安捷伦公司的ADS软件对锁相环进行了系统设计及仿真,并采用Cadence公司的Spectre-RF系列软件进行了锁相环具体电路设计和仿真。采用该方案设计的锁相环输出频率范围18.15 23 GHz,相位噪声-90 dBc/Hz,锁定时间小于5μs。     

基于数字鉴频器的新型微波锁相环捕获方法

为了提高锁相环锁定速度,在研究快速捕获技术基础上提出一种新型的数字鉴频器的设计方法,然后对一个频率范围在1~8 GHz、频率步进为10 MHz的宽带锁相频率源进行了设计与实现.该方法利用鉴频器对压控振荡器的频率进行精确预置,使其进入锁相环快捕带,实现对锁相环宽带捕获和精确预置.测试结果表明,该锁相频率源相位噪声低,杂散小;采用该方法,捕获时间有了较大的改善.     

射频识别接收机前端低噪声CMOS全集成频率综合器关键模块设计

为满足射频识别接收机相位噪声性能要求,在分析了频率综合器整体噪声机制的基础上,将偶次谐波抑制电路应用于1.8 GHz压控振荡器设计并采用注入锁定高速与分频器结构,鉴频鉴相器PFD设计改善了相位死区,在整体上改善了频率综合器相位噪声。利用0.25μm 1P6M RFCMOS工艺,完成了频率综合器的完整版图设计。仿真结果表明:VCO调谐范围达到47.2%,电路整体相位噪声达到-128 dBc/Hz@1 MHz,完全满足应用要求。     

低相噪频率合成器中环路滤波器仿真研究

为了改善短波跳频电台中频率合成器的相位噪声特性,分析了DDS激励PLL式频率合成器中锁相环单元工作过程,基于ADI公司的PLL芯片ADF4001,就相位噪声问题对环路滤波器进行了设计.从带宽和相位余量出发,通过一种参数的近似算法,重新计算设定滤波器各种参数值,有效降低了滤波器相位噪声.最后用ADIsimPLL仿真软件对锁相环进行了仿真.结果表明：在70MHz输出时,经计算调整后的系统噪声性能比调整前优化可达0.79%,滤波器噪声性能的优化可达4%.有效改善了频率合成器的相位噪声特性.     

基于等效鉴相频率的新型相位噪声测量系统

提出了一种基于等效鉴相频率的新型相位噪声测量系统。利用频率信号间相位差周期性变化的规律,无需频率归一化便可完成相互间的线性相位比对。通过参差鉴相器获取相位差信息,经低通滤波及相关信号处理后得到参考源的压控信号,进而实现相位锁定并在锁定后提取被测信号的相位噪声信息送入频谱分析仪,从而实现了相位噪声的高精度测量。该系统可以用一个参考源完成任意频率信号的相位噪声测量,而且参考源的相位噪声低、频率稳定度高、压控范围宽。实验结果和分析表明了该系统设计的合理性和先进性,与传统相噪测量系统相比,具有测量精度高、电路结构简单和成本低的优点,具有广泛的应用和推广价值。     

具有高线性调谐特性的1.2 GHz CMOS频率综合器

基于0.18 μm RF CMOS工艺实现了一个1.2 GHz高线性低噪声正交输出频率综合器,该综合器集成了一种高线性低调谐灵敏度的低噪声LC压控振荡器;降低了系统对锁相环中其他模块的要求;基于源极耦合逻辑实现了具有低开关噪声特性的正交输出高速二分频,采用"与非"触发器结构实现了高速双模预分频,并集成了数控鉴频鉴相器和全差分电荷泵,获得了良好的频率综合器环路性能。对于1.21 GHz的本振信号,在100 kHz和1 MHz频偏处的相位噪声分别为-99.1 dBc/Hz和-123.48 dBc/Hz。该频率综合器具有从1.13~1.33 GHz的输出频率范围。工作电压1.8 V时,芯片整体功耗20.4 mW,芯片面积(1.5×1.25) mm2。     

低抖动锁相环对微加速度计时钟性能的改善

通过对微加速度计时钟电路的研究,并和传统RC振荡器进行比较,提出了一种用于微加速度计的低频率抖动(Low-Jitter)的电荷泵锁相环电路.该电路包括无死区的鉴频鉴相器(PFD)、低通滤波器(LPF)、电荷泵(CP)、压控振荡器(VCO)及分频器组成.仿真验证,电荷泵锁相环电路使微加速度计系统时钟的频率抖动从0.5 kHz改善为0.1 kHz以下,从而提高了微加速度计的噪声性能和灵敏度.     

X~Ku波段宽覆盖捷变频频率合成器研制

提出了一种宽相对覆盖、低相位噪声的捷变频频率合成方法。该方法首先利用混频锁相环方法进行宽带锁相得到低相噪性能与捷变频性能,进而针对混频锁相环在宽覆盖情况下环路带宽急剧变化而导致系统相噪和捷变频性能下降的问题,提出实时调节锁相环电路的鉴相增益,以对压控振荡器的等效压控增益非线性进行补偿,从而实现在宽覆盖范围内锁相环环路带宽基本保持恒定,即确保所覆盖范围内低相噪性能与捷变频性能的一致性。基于本方法研制实现的11.1~13.1 GHz,最小步进10 MHz的宽覆盖合成器全范围环路带宽基本保持在600 kHz,输出信号相噪优于-83 dBc/Hz@1kHz,捷变频时间小于10 μs。     

一种超远程星-地频率相位同步系统

为了解决卫星与地面电子设备之间超远程的频率、相位同步问题,给出了一种基于锁相环技术的频率相位同步接收系统.根据锁相接收机的工作原理,对环路带宽与微波链路传输电平等关键参数进行了设计;基于星-地实际链路的实验方法,进行了验证.实验结果表明,系统锁相接收机的环路噪声带宽约为20 Hz,环路带内10 Hz处相位噪声为-116...     

一种新型不同频直接鉴相的锁相环

对于输入和输出信号频率接近或者近似成整数倍关系类型的频率变换,利用目前的锁相技术很难解决．基于异频信号间的相位差变换规律,采用相位重合点检测电路、等效鉴相电路、可调偏置型环路滤波器等设计了一种新型的锁相环．实验结果表明,上述锁相环具有低噪声、高稳定度、输出频率便于调整等特点．     

基于改进MSPCA的交通检测器故障诊断模型

针对交通检测器故障诊断过程中,噪声掩盖了部分故障信息以及故障信息分布的多尺度性,提出了一种改进的多尺度主元分析（ MSPCA）模型。模型首先将交通检测器数据进行分段处理,再加入改进的小波阈值除噪,对滤除噪声后的小波系数进行主元分析,最后利用二维贡献图完成故障的定位。模型应用于线圈检测器的故障诊断实验,与MSPCA及自适应主元分析相比,该模型减小了误报率和漏报率,准确率更高,抗噪能力更强。     

Low spurious noise frequency synthesis based on a DDS-driven wideband PLL architecture

An S-band frequency synthesizer for a stepped-frequency radar is presented. This frequen- cy synthesizer is based on a direct digital synthesizer （ DDS ） -driven wideband phase-locked loop （PLL） architecture which can achieve low spurious noise and rapid frequency hopping simultaneous- ly. The mechanism of introducing high level spurs by the images of DDS digital to analog convertor （DAC） output is analyzed. A novel DDS frequency planning method is proposed to ensure low col- ored noise within the entire bandwidth. The designed output frequency range is 3. 765 -4. 085 GHz, and the step size is 5 MHz with frequency agility of less than 1 μs. Measured results demonstrate that the average spurious free dynamic range （SFDR） is about 64 dBc in a 320 MHz bandwidth.     

降低锁相式频率合成器相位噪声方法研究

针对锁相式频率合成器噪声特点,简述了相位噪声的表征形式,分析了锁相式频率合成嚣相位噪声的产生原因,提出了几种降低相位噪声的方法．ADS软件仿真的结果表明,这几种方法能够有效地改善锁相式频率合成器的相位噪声特性,提高频率合成器的稳定性,具有实际运用意义．     

OFDM系统中一种改进的频偏估计算法

针对正交频分复用系统中载波频偏降低系统性能的问题,提出了一种改进的频偏估计算法。改进算法使用一个简单的复训练序列,可以有效的在时域中估算小数倍频偏,在频域中估算整数倍频偏。仿真结果显示,改进后的频偏估计算法比Schmidl&Cox算法信噪比损失降低了1.5dB,比P.Moose算法降低了2.5dB。能够有效的提高频偏估计的准确性,且在低复杂度的情况下提供了较大的频偏估计范围。     

局部传感器发射功率约束条件下部分相干检测融合方法

针对局部传感器发射功率约束部分相干检测融合问题,利用偏移系数极大化理论优化系统检测性能,建立了基于多址接入信道传输的多传感器分布式部分相干检测融合模型,该模型将融合中心处相位同步误差建模为服从吉洪诺夫概率分布的随机变量.将局部发射功率约束部分相干检测融合问题转化为一个非线性非凸优化问题,利用非线性优化理论,得到了问题的一维搜索闭合解.蒙特卡洛仿真结果表明:当环路信噪比大于等于10时,文中方法能在低信噪比和低虚警概率情况下显著提高融合系统对目标的检测概率,其检测性能优于传统的基于并行网络拓扑结构的最优似然比方法.     

基于中心频率检测的应答机载波捕获技术

针对基于理想型积分环路滤波器的二阶锁相环在无信号输入时,环路中心频率会随热噪声发生漂移的问题,研究了卫星星载测控应答机的载波捕获技术.为解决无信号输入下的环路中心频率漂移问题,在基于正交欠采样技术及全数字载波恢复环的接收机结构基础上,通过一级中心频率检测器控制环路.当检测到上行信号时闭合环路,避免了接收机中心频率在无信号输入时随热噪声发生漂移.给出了中心频率检测器的设计方法,分析了检测器漏检概率和误判概率之间的关系,并在此基础上给出了检测器的具体参数选择依据.     

扩频通信同步系统中锁相环的设计

针对扩频通信系统的载波同步,提出一套完善的数字锁相环设计方案.该方案利用新颖的可控根法完成1~3阶模拟锁相环(APLL)环路参数设计,并实现从模拟域到数字域的转换,得到的数字锁相环(DPLL)的环路参数由单边环路噪声带宽BL和采样间隔T确定.分别对各阶数字锁相环的稳定约束、各种输入条件下的相位误差瞬态响应、稳态相位误差以及存在噪声时环路的跟踪性能进行理论分析,从而得到BL与T的选取原则.实验结果证明了分析的正确性和设计的有效性.