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提出了一种基于0.13 μm SiGe BiCMOS工艺的高速、高精度折叠插值A/D转换器。采用基于SEF开关的新型采样/保持电路,固定保持阶段电压,实现了高速、高精度、高线性度的信号采样。采用带有射极跟随器的折叠放大器,构成平均折叠和环形插值的四级级联结构,减少了比较器数目,降低了建立时间和整体功耗。采用新型两级比较器,将模拟与数字信号进行隔离,优化了回踢噪声。使用小尺寸晶体管,减小了再生时间。在3.3/5 V电源和0.13 μm SiGe BiCMOS工艺下,该折叠插值A/D转换器实现了1.6 GS/s的采样率,SFDR为71.3 dB,SNDR为63.6 dB,ENOB为10.27 bit。 相似文献
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为实现数字通信对高速模数转换器的要求,基于0.18μm SiGe BiCMOS工艺提出了一款8 GS/s采样率、6 bit的采样保持电路。电路采用全差分开环结构,利用射极跟随型采样开关实现了电路高采样率。采样开关中采用晶体管线性补偿技术,有效地提高了采样保持电路的线性度。输出缓冲电路采用级联结构实现高线性度,并提高了电路的驱动能力。测试结果发现,在采样模式下单端输入信号频率4 GHz、采样时钟频率8 GHz条件下,有效位数为5.4 bit,无杂散动态范围为37.6 dB,总谐波失真为37.5 dB,总功耗为450 mW,芯片尺寸为0.68 mm×0.68 mm。 相似文献
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介绍了一种基于0.35μmGeSi-BiCMOS工艺的1GSPS采样/保持电路。该电路采用全差分开环结构,使用局部反馈提高开环缓冲放大器的线性度;采用增益、失调数字校正电路补偿高频输入信号衰减和工艺匹配误差造成的失调。在1GS/s采样率、484.375MHz输入信号频率、3.3V电源电压下进行仿真。结果显示,电路的SFDR达到75.6dB,THD为-74.9dB,功耗87mW。将该采样/保持电路用于一个8位1GSPSA/D转换器。流片测试结果表明,在1GSPS采样率,240.123MHz和5.123MHz输入信号下,8位A/D转换器的SNR为41.39dB和43.19dB。 相似文献
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基于65 nm CMOS工艺,设计了一种新型的CMOS主从式采样/保持电路。采用全差分开环主从式的双通道采样结构,提高了电路的线性度。采用负电压产生技术,解决了纳米级工艺下电源电压低的问题。采用Cadence Spectre软件对电路进行仿真分析。仿真结果显示,在1.9 V电源电压、相干采样下,当输入频率为1.247 5 GHz,峰-峰值为0.4 V的正弦波信号,采样率为2.5 GS/s,负载为0.8 pF时,电路的无杂散动态范围(SFDR)为78.31 dB,总谐波失真(THD)为-75.69 dB,有效位为11.51位,可用于超高速A/D转换器中。 相似文献
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设计了一种8位1.2V,1GS/s双通道流水线A/D转换器(ADC)。所设计ADC对1.5位增益D/A转换电路(MDAC)中的流水线双通道结构进行改进,其中设置有双通道流水线时分复用运算放大器和双/单通道快闪式ADC,以简化结构并提高速度;在系统前置采样/保持器中加设由单一时间信号驱动的开关线性化控制(SLC)电路,以解决两条通道之间的采样歪扭和时序失调问题。用90nm标准CMOS工艺对所设计的流水线ADC进行仿真试验,结果表明,室温下所设计ADC的信噪比SNR为32.7dB,无杂散动态范围SFDR为42.3dB,它的分辨率、功耗PD和采样速率SR分别为8位、23mW和1GS/s,从而满足了高速、高精度和低功耗的应用需要。 相似文献
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设计了一种应用于流水线ADC中的全差分增益提升运算放大器。该运放的单位增益带宽受ADC采样速率的控制而自动调节。优化了流水线ADC在不同采样速率下的功耗,提高了ADC的效率。电路采用Chartered 0.18 μm CMOS工艺进行设计,Spectre仿真结果表明,当负载为0.5 pF、采样率由10 MS/s变化到100 MS/s时,运放的单位增益带宽由117.6 MHz变为495.9 MHz,增益由115.2 dB下降到98.7 dB,相位裕度由78.0°下降到74.1°,运放增益和相位裕度随采样频率的提高略有减小。 相似文献
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基于TSMC 0.18 μm CMOS工艺,采用两级级联的折叠内插结构,设计了一种8位1 GS/s折叠内插A/D转换器。在预放大器阵列输出端引入失调平均网络,优化了预放大器阵列的输入对管尺寸,以补偿边界预放大器的增益衰减。在折叠电路中引入幅度补偿电路,以增加较小的电路功耗为代价改善了电路的带宽限制,提高了增益及输出线性范围。分析了内插平均电阻网路中的高倍内插误差,通过优化内插电阻值,实现了内插输出失调的减小,保证了系统良好的精度特性。仿真结果表明,在采样率为1 GS/s、输入正弦波频率为465.82 MHz的条件下,该8位折叠内插A/D转换器的有效位数能够达到7.31位,功耗为290 mW。 相似文献
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采用0.25 μm SiGe双极CMOS (BiCMOS)工艺设计并实现了一种传输速率为25 Gbit/s的高速跨阻前置放大器(TIA).在寄生电容为65fF的情况下,电路分为主放大器模块、两级差分模块和输出缓冲模块.相比传统的跨阻放大器,TIA采用Dummy形式实现了一种伪差分的输入,减小了共模噪声,提高了电路的稳定性;在差分级加入了电容简并技术,有效地提高了跨阻放大器的带宽;在各级之间引入了射极跟随器,减小了前后级之间的影响,改善了电路的频域特性.电路整体采用了差分结构,抑制了电源噪声和衬底噪声.仿真结果表明跨阻放大器的增益为63.6 dBQ,带宽可达20.4 GHz,灵敏度为-18.2 dBm,最大输出电压为260 mV,功耗为82 mW. 相似文献
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采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器(ADC)。为了减小失真和降低功耗,该ADC利用余量增益放大电路(MDAC)内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。 相似文献
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一种基于SiGe BiCMOS的高速采样/保持电路 总被引:1,自引:1,他引:0
设计了一种基于BiCMOS工艺的高速采样/保持电路,该工艺提供了180 nm的CMOS和75 GHz fT的SiGe HBT.差分交换式射极跟随器和低下垂输出缓冲器的结合,使电路具有更好的性能.在Cadence Spectre环境下进行仿真,当输入信号为968.75 MHz、Vpp为1 V的正弦波,采样速率为2 GSPS时,该采样/保持电路的SFDR达到62.2 dB,THD达到-59.5 dB,分辨率达到9位;在3.3 V电源电压下,电路功耗为20 mW. 相似文献
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介绍了一种高精度采样保持器。密勒电容反馈的引入,使等效保持电容大大增加,从而有效地抑制了模拟开关的电荷注入效应带来的采样误差;设计大共模输入范围的高增益带宽积的放大器,以提高信号差模输入范围和精度;采用由分频器组成的准采样电路,避免了保持输出信号的抖动对后级电路(如ADC的比较器)的影响。设计采用TSMC 0.25μm 3.3 V CMOS工艺,仿真结果表明,该采样比较器在全范围输入1.1 MHz,采样率25 MS/s时,单音主杂比高于56 dB;全范围输入110 kHz,采样率10 MS/s时则高达近80 dB。 相似文献
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在12 bit 200 M采样率的模数转换电路(ADC)中实现了片内CMOS输入缓冲电路,输入缓冲电路采用源极跟随器电路构架。通过分析源极跟随器的非线性特点,在输入缓冲电路中加入高通滤波电路、复制电容电路等方式,有效提高了输入缓冲电路的线性度。将该输入缓冲电路用于无数字校准的12 bit 200 M采样率的流水线型模数转换电路(ADC)中,用台积电0.18μm CMOS工艺条件下流片验证,当采样时钟为200 MHz、输入信号频率为10 MHz、振幅为1.4 V_(pp)时其失真噪声比(SNDR)为63.5 dB,无杂散动态范围(SFDR)为78.6 dBc,ADC总体功耗为500 mW。 相似文献
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为适应目前无线通信领域对高速A/D转换器的要求,采用在Cadence Spectre环境下进行仿真验证的方法,对高速A/D前端采样保持电路进行了研究.提出的高速采样保持电路(SH)采用SiGe BiCMOS工艺设计,该工艺提供了0.35 μm的CMOS和46 GHz TT的SiGe HBT.基于BiCMOS开关射极跟随器(SEF)的SH,旨在比二极管桥SH消耗更少的电流和面积.在SH核心,电源电压3.3 V,功耗44 mW.在相干采样模式下,时钟频率为800 MHz时,其无杂波动态范围(SFDR)为-52.8 dB,总谐波失真(THD)为-50.4 dB,满足8 bit精度要求.结果显示设计的电路可以用于中精度、高速A/D转换器. 相似文献