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基于0.18 μm CMOS工艺,设计了一种16位600 MS/s电流舵D/A转换器。该D/A转换器为1.8 V/3.3 V双电源供电,采用并行输入、差分电流输出的四分段(5+4+3+4)电流舵结构。采用灵敏放大器型锁存器可以精确锁存数据,避免出现误码;由恒定负载产生电路和互补交叉点调整电路组成的同步与开关驱动电路,降低了负载效应引起的谐波失真,同时减小了输出毛刺;低失真电流开关消除了差分开关对共源节点处寄生电容对D/A转换器动态性能的影响。Spectre仿真验证结果表明,当采样频率为625 MHz,输入信号频率为240 MHz时,该D/A转换器的SFDR为78.5 dBc。 相似文献
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为了解决目前基于电荷泵的开关电容电压转换芯片功能较为单一的问题,基于Dickson经典电荷泵结构,匹配四路双极型晶体管开关同时实现对输入电压的倍增输出以及倍增后的电压反向。四路二极管充作开关来使用,在降低开关器件导通电压的同时简化了开关电路,缩小了电路的尺寸,并降低了电路的功耗。基于国内某工艺线的40 V互补双极型工艺,设计并制作了带正/负两路输出的开关电容电荷泵电压转换器芯片电路。流片测试结果表明:当电源电压为4 V(负载电流为0 mA、+10 mA)、5 V(负载电流为±10 mA)、9 V(负载电流为+10 mA)、10 V(负载电流为-10 mA)以及11 V(空载)时,输出电压均满足设计指标。 相似文献
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采用PIN二极管工艺技术,设计、制作了一种微波单端匹配式PIN单刀单掷功率开关芯片,并给出了详细测试曲线.该开关由四级PIN二极管组成,采用单端匹配结构.工作频率8~10 GHz,整个带内插入损耗小于0.7 dB,输出端口驻波比小于1.4:1,输入端口开关态驻波比均小于1.4:1,在9 GHz点频下测得1 dB压缩点输入功率大于31 dBm,芯片内部集成偏置电路,采用+5 V/-5 V供电,在+5 V工作条件下,电流20 mA.该芯片面积为2.0 mm×1.4 mm. 相似文献
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TPS2014/2015是一种限流开关,串接在电源与负载电 路之间,由于采用了导通电阻仅95mΩ的功率MOSFET作 开关,损耗极小。当负载电路有过负荷或短路情况发生时,限 流开关限制电流输出,以保证电路的安全,同时输出过流信 号。该限流开关有一个低电平有效的片选端EN,可用作电源 管理。 TPS2014/2015结构与工作原理完全相同,仅输出的限 制电流不同。TPS2014在短路时输出的限制电流典型值为 1.2A,而TPS2015的典型值为2A。 内部结构与工作原理 TPS2014/2015的内部结构如图1所示,是由N沟道功 率MOSFET为开关,加上可检测电流的FET(CS)、电荷泵 电路、驱动器电路、电流限制电路、过热保护电路、低压锁 相似文献
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基于自适应恒定导通时间(ACOT)控制方式,设计了一种恒频效果良好的降压型DC-DC转换器。该转换器采用V2COT架构,兼具输出精度高和瞬态响应速度快的特点。采用一种改进的自适应导通时间控制方式,降低了负载电流对开关频率的影响,使转换器在连续导通模式(CCM)下具有良好的开关频率稳定性。基于东部高科0.15μm BCD工艺完成流片,芯片输入电压为4.5~17 V,输出电压为0.76~7 V,最大负载电流为3 A,开关频率为1 MHz。测试结果表明,在CCM下,开关频率随输入电压变化率为2.67 k Hz/V,随负载电流变化率为2.95 k Hz/A,峰值效率达96.43%,输出电压纹波为8.2 m V,负载调整率为0.93%,负载瞬态响应时间小于20μs。 相似文献
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采用Chartered 0.35μm CMOS工艺,设计实现了输入电压范围2.7~5.5 V,负载电流高达200mA的降压式开关电容型DC/DC转换器.为了在整个输入电压和负载电流范围内稳定输出电压,并且提高输出电压精确度,在对开关电容转换器环路建模分析后,提出了一个新的应用于开关电容DC/DC转换器的频率补偿电路.该... 相似文献
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设计了一种8位1.2V,1GS/s双通道流水线A/D转换器(ADC)。所设计ADC对1.5位增益D/A转换电路(MDAC)中的流水线双通道结构进行改进,其中设置有双通道流水线时分复用运算放大器和双/单通道快闪式ADC,以简化结构并提高速度;在系统前置采样/保持器中加设由单一时间信号驱动的开关线性化控制(SLC)电路,以解决两条通道之间的采样歪扭和时序失调问题。用90nm标准CMOS工艺对所设计的流水线ADC进行仿真试验,结果表明,室温下所设计ADC的信噪比SNR为32.7dB,无杂散动态范围SFDR为42.3dB,它的分辨率、功耗PD和采样速率SR分别为8位、23mW和1GS/s,从而满足了高速、高精度和低功耗的应用需要。 相似文献
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基于SMIC 65 nm CMOS工艺,设计了一种带二进制校正的10位100 MS/s逐次逼近型模数转换器(SAR ADC),主要由自举开关、低噪声动态比较器、电容型数模转换器(C-DAC)、异步SAR逻辑以及数字纠错电路组成。电容型数模转换器采用带2位补偿电容的拆分单调电容转换方案,通过增加2位补偿电容,克服了电容型数模转换器在短时间内建立不稳定和动态比较器失调电压大的问题,使SAR ADC的性能更加稳定。数字纠错电路将每次转换输出的12位冗余码转换成10位的二进制码。使用Spectre进行前仿真验证,使用Virtuoso进行版图设计,后仿真结果表明,当电源电压为1.2 V、采样率为100 MS/s、输入信号为49.903 MHz时,该ADC的SNDR达到58.1 dB,而功耗仅为1.3 mW。 相似文献
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《Solid-State Circuits, IEEE Journal of》1987,22(6):1048-1055
The circuitry for a 12-b 1-Gword/s digital-to-analog converter (DAC) IC is described. A DC linearity of /spl plusmn/1/8 LSB has been preserved with this all-depletion GaAs MESFET chip. Dynamic measurements in the frequency domain indicate nonlinearities of less than -62 dBc at a 1-GHz clock rate. The DAC uses a very fast FET analog current switch that exhibits sufficiently low leakage currents for a 12-b linearity. The limited on-chip matching capabilities require the precision DC currents to be generated external to the GaAs chip. A current-switching DAC that partitions the high-speed functions onto a single GaAs chip while the high-precision bit currents are realized off-chip is described. The GaAs chip contains 12 1-b cells, each of which switches an analog bit current into a single sampler circuit that is shared by all the switches. The sampler is used to increase the dynamic linearity in the DAC. 相似文献
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A low-voltage D/A converter using multi-input floating-gate MOSFET within a matrix current cell architecture is described in this paper. The two-input floating-gate p-channel MOSFET of each current cell performs the combined functions of current source and current switch. The double-gate-driven MOSFET circuit technique was employed in the digital circuitry to facilitate low supply voltage operation. A 6-bit and 8-bit digital-to-analog converter (DAC) have been fabricated in standard double-poly double-metal 1.2 μm CMOS technology. Measurements show a supply voltage as low as 0.9 and 1.0 V is sufficient to operate the 6-bit and 8-bit DAC, respectively, with a 5 Msamples/s conversion rate 相似文献
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A 130 nm CMOS 6-bit Full Nyquist 3 GS/s DAC 总被引:2,自引:0,他引:2
《Solid-State Circuits, IEEE Journal of》2008,43(11):2396-2403
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An I/Q channel 12-bit 120?MS/s CMOS DAC with deglitch circuits 总被引:1,自引:0,他引:1
Jong-Kug Seon Seong-Min Ha Kwang Sub Yoon 《Analog Integrated Circuits and Signal Processing》2012,72(1):65-74
This paper describes an I/Q channel 12bit 120?MS/s DAC with deglitch circuits. The proposed DAC implemented in a 0.35???m CMOS n-well process employs three stage 4 bit thermometer decoders and deglitch circuits to minimize glitch energy and linearity error. The measurement results show a ±1.5?LSB/±1.3?LSB of INL/DNL and 31 pV·s of glitch energy. ENOB and SFDR are measured to be 10.5 bit and 71.09?dB at sampling frequency of 120?MHz and input frequency of 1?MHz with a total power consumption of 105?mW. Linearity error between I-channel DAC and Q-channel DAC is measured to be approximately 1.5?mV, i.e. the accuracy of 13 bit. 相似文献
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A single channel 2-GS/s 6-bit ADC with cascade resistive averaging and self foreground calibration is demonstrated in 0.18-μm CMOS.The calibration method based on DAC trimming improves the linearity and dynamic performance further.The peak DNL and INL are measured as 0.34 and 0.22 LSB,respectively.The SNDR and SFDR have achieved 36.5 and 45.9 dB,respectively,with 1.22 MHz input signal and 2 GS/s.The proposed ADC,including on-chip track-and-hold amplifiers and clock buffers,consumes 570 mW from a single 1... 相似文献
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设计了一种基于数字COT控制的DC-DC变换器。通过分时复用的方法,采用单个ADC实现输入/输出电压和误差电压的量化,并通过内部数字信号计算得到电感电流信息。为克服ADC量程和精度之间的矛盾,使用PGA和DAC实现对6 bit ADC量程的扩展。Buck变换器在输入电压3.3 V、输出电压1.8 V、开关频率1 MHz下进行了仿真验证,输入电压阶跃响应时间从276μs/324μs下降到几乎无影响,负载阶跃响应时间达到39μs/39μs,电源调整率为0.14%,负载调整率为0.14%,输出精度达到了4 mV。 相似文献