一种改进的高速高精度ADC数字校准算法

提出一种能快速收敛并具有鲁棒性的流水线模数转换器(ADC)数字校准方法。设计的ADC采用12级1.5位/级MDAC和一个6位高精度SAR ADC的结构。采用Altera FPGA,对该算法进行了验证。结果表明,用该方法校准的A/D转换器,在90.55 MHz输入频率下,SNDR可达到84 dB,DNL为-0.59/0.28 LSB,INL为-0.59/0.34 LSB。     

一种12位1 MS/s数字自校准SAR ADC

设计了一种12位1 MS/s单端结构的自校准逐次逼近型模数转换器(SAR ADC)。采用串联三段式7位校准DAC阵列结构来校准高6位误差电压,减小了面积,扩大了校准范围。将校准DAC的初始态接为中间态,简化了校准逻辑控制过程。采用“双寄存器”预判的方式,提高了回补校准码的效率。在电源电压为3.3 V、转换速率为1 MS/s的条件下,进行了仿真验证。结果表明,该SAR ADC校准后,SNDR从校准前的49.2 dB提升到71 dB,DNL、INL分别从校准前的-1 LSB /+21.250 LSB、-17.398 LSB /+10.152 LSB减小到-0.25 LSB /+0.5 LSB、-1.048 LSB /+0.792 LSB。     

一种嵌入式10位2MS/s逐次逼近模数转换器

设计了一种10位2 MS/s嵌入式逐次逼近结构ADC。为提高ADC精度,其中DAC采用电压和电荷按比例缩放混合结构,比较器使用了输入失调校准和输出失调校准技术。采用TSMC0.18μm1P6M数字CMOS工艺进行流片验证,整个ADC核面积仅为0.9×0.6 mm2。测试结果表明,在2 MHz采样率、输入信号为180 kHz正弦信号情况下,该ADC模块具有8.51位的有效分辨率,最大微分非线性为-0.8~+0.7LSB,最大积分非线性为-1.7~+1.5 LSB,而整个模块的功耗仅为1.2 mW。     

一种用于14 bit SAR ADC的DAC设计

本文设计了用于14bit逐次逼近型模数转换器（SAR ADC）的DAC电路。针对该DAC,介绍一种全差分分段电容阵列结构以缩小DAC的版图面积;高二位权电容采用热码控制,用以改善高位电容在转换时跳变的尖峰以及DAC的单调性;对电容阵列采用数字校准技术,减小电容阵列存在的失配,以提高SAR ADC精度。校准前,SAR ADC的INL达到10LSB,DNL达到4LSB;与校准前相比,校准后,INL〈0.5LSB,DNL〈0.6LSB。仿真结果表明,本DAC设计极大改善SAR ADC的性能,已达到设计要求。     

基于冗余子级的流水线ADC校准技术

提出了基于冗余子级的流水线ADC后端校准技术,采用精度较高的流水线冗余子级代替参考ADC,对流水线ADC的各个子级校准,替代了对整个ADC的校准,使校准系统无需降频同步,较好地解决了传统校准系统中主信号通路与参考ADC信号通路不同步的问题。对Matlab/Simulink中搭建的精度为16位、采样频率为10 MS/s的流水线ADC进行仿真,结果表明,当输入信号频率为4.760 5 MHz时,经过校准,流水线ADC的有效位和无杂散动态范围分别由9.37位和59.96 dB提高到15.32位和99.55 dB。进一步的FPGA硬件验证结果表明,流水线ADC的有效位和无杂散动态范围分别为12.73位和98.62 dB,初步验证了该校准算法的可行性。     

一种采用4bit MDAC的12bit流水线模数转换器

采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。     

数字自校准12-bitSAR-ADC的系统级设计与仿真

逐次逼近模数转换器(SAR-ADC)具有低功耗和小面积的特点.针对12-bit SAR-ADC,对其中的电阻-电容式DAC的输出电压误差进行了分析,并给出了相应的校准算法,以提高SAR-ADC的精度.基于该电路结构和校准算法,搭建了MATLAB/Simulink系统级模型,经仿真验证,校准后ADC的静态特性和动态特性均得到了显著改善,DNL和INL分别减小约1LSB和2LSB,ENOB约增加1bit.     

一种流水线A/D转换器Multi-bit级增益误差校正方法

提出了一种用于流水线A/D转换器multi-bit级增益误差校正的方法及其实现方案.该方法应用改进冗余位结构,通过在其子DAC输出端引入伪随机信号测量级间增益;利用此估计值在后台进行增益误差补偿.为了验证设计,对12位流水线ADC进行系统模拟,当首级有效精度为3位,且相对增益误差为±2%时,经校正后,INL均为0.16 LSB,DNL分别为0.13 LSB和0.14LSB,SFDR和SNDR分别提高35 dB和16 dB.分析表明,该方法能有效补偿multi-bit级增益偏大或偏小的误差,进而实现增益误差校正,且不会降低ADC转换范围和增加额外的比较器.     

用于BAN的自校准SAR ADC设计

基于SMIC 0.18 μm CMOS混合信号工艺,设计了一种适用于体局域网(BAN)的自校准逐次逼近型模数转换器(SAR ADC)。基于BAN系统的特点,设计的SAR ADC采用阻容混合型主数模转换器(DAC)及电容型校准DAC等结构。采用误差自校准技术来校准SAR ADC的阻容混合型主DAC的高5位电容失配误差,有效降低了SAR ADC非线性误差。仿真结果表明,自校准SAR ADC获得了±0.3 LSB微分非线性、±1 LSB积分非线性、82.2 dB信噪比等性能特性。设计的SAR ADC具有良好的性能,适合于BAN系统。     

一种前后台结合的SAR ADC的校准算法

提出了一种数字前台校准技术,即电容重组技术,并将该技术与LMS数字后台校准技术相结合,提高了LMS算法的收敛速度。提出的算法使用RC混合结构的14位SAR ADC进行建模。仿真结果表明,LMS算法的收敛速度可以提高到1 k个转换周期内,同时校准后ADC的ENOB平均值从10.59 bit提高到13.79 bit。SFDR平均值从71.33 dB提高到112.93 dB,DNL最大值的平均值从1.88 LSB提高到0.97 LSB。INL最大值的平均值从8.01 LSB提高到0.88 LSB。     

一种10位160 kS/s的循环型模数转换器

提出了一种应用于图像传感器的10位160 kS/s的循环型模数转换器(ADC)。采用1.5位的流水线ADC结构,经过10次循环后,得到10位数字码输出。采用输入端自级联结构的两级运算放大器,提高了运放的增益。采用运放共享技术,实现单转双电路与ADC运放共享,降低了面积和功耗,实现了电平平移。基于0.13 μm CMOS工艺,在3.3 V电源电压和160 kHz采样速率下对ADC进行仿真。后仿真结果表明,该ADC的有效位数为9.45位,SNR为59.1 dB,SFDR为61.26 dB,DNL为±0.625 LSB,INL为±1.5 LSB。     

1.8V 10位 50Ms/s低功耗流水线ADC的设计

采用每级1.5位精度的流水线结构,设计了一个10位50 Ms/ s的低功耗ADC.每级流水线所用的电容按比例缩小,大大地节省了功耗.同时提出了一种提高OTA压摆率的方法,进一步降低了电路的功耗,采用TSMC0.18μm CMOS工艺进行设计,结果表明该ADC在输入频率20MHz、采样速率50MHz下,SNR为59dB,DNL和INL分别为±0.4和±0.5 LSB,ADC的功耗为47mW.     

一种采用Replica控制PVT波动不敏感电荷传输电路的10位250MSPS电荷域流水线模数转换器

本文提供了一种低功耗电荷域10位250Msps电荷域流水线模数转换器（ADC）。通过采用基于BBD的电荷域流水线技术实现,使得ADC具有超低功耗;通过采用一种Replica控制PVT波动不敏感BCT电路,在不降低电荷传输速度的条件下抑制了PVT波动敏感性。采用0.18um CMOS工艺,在没有采用共模控制和误差校准技术的条件下,所实现的10位电荷域ADC在250MHz全速采样时对于9.9MHz正弦输入信号转换得到的无杂散动态范围（SFDR）为64.74dB,信噪失真比（SNDR）为56.9dB,有效位数（ENOB）达9.1比特,最大微分线性度（DNL）为 0.5/-0.5 LSB,最大积分线性度（INL）为 0.8/-0.85 LSB,并且在1.8V电源条件下整个电路功耗仅为45mW,整个ADC有源芯片面积为1.2×1.3 mm2。     

CCD图像采集系统的低功耗流水线ADC设计

设计了一个适用于面阵OCD图像采集系统的10位、90MSPS流水线ADC.通过采用低功耗动态比较器和省略输入级采样保持模块使得该高速ADC具有低功耗的优点.电路设计使用Charter 0.35μm3.3V 2P4M CMOS工艺.仿真结果表明:90MHz的采样速率、3.3MHz正弦信号输入下,该ADC模块具有9.3bit的有效分辨率,最大DNL为0.5LSB,最大INL为0.8LSB,整个ADC功耗仅为35.4mW.     

一种基于时间域的4倍插值高能效Flash ADC

采用65 nm CMOS工艺,基于时间域4倍插值技术,设计了一款6位3.4 GS/s Flash ADC。该插值技术可以将N位Flash ADC的比较器数量从传统的2^N-1减少到2^N-2。与传统插值技术不同,该技术利用简单的SR锁存器有效地实现了4倍插值因子,而无需额外的时钟和校准硬件开销,在插值阶段只需要校准2^N-2个比较器的失调电压。在不同的工艺角、电源电压和温度(PVT)下,SR锁存器中的失调电压不超过±0.5 LSB。该ADC的采样频率达到3.4 GS/s,其在Nyquist输入时的ENOB达到5.4位,在1 V电源下消耗12.6 mW的功耗,其Walden FoM值为89 fJ/(conv·step)。     

基于码密度统计的流水线模数转换器校准算法研究

本文提出了一种用于校准流水线模数转换器线性误差的数字后台校准算法。该算法不需要修改转换器级电路部分,只需要一部分用于统计模数转换器输出码的数字电路即可完成。通过分析流水线模数转换器输出的数字码,该算法可以计算出每一级级电路对应的权重。本文利用一个14位的流水线模数转换器来验证该算法。测试结果显示,转换器的积分非线性由90LSB下降到0.8LSB,微分非线性由2LSB下降到0.3LSB;信噪失真比从38dB提高到66.5dB,总谐波失真从-37dB下降到-80dB。转换器的线性度有很大提高。     

14位50MS/s100mW0.18μm CMOS流水线ADC

实现了一种14位40MS/s CMOS流水线A/D转换器(ADC)。在1.8V电源电压下,该ADC功耗仅为100mW。基于无采样/保持放大器前端电路和双转换MDAC技术,实现了低功耗设计,其中,无采样/保持放大器前端电路能降低约50%的功耗,双转换MDAC能降低约10%的功耗。该ADC采用0.18μm CMOS工艺制作,芯片尺寸为2.5mm×1.1mm。在40MS/s采样速率、10MHz模拟输入信号下进行测试,电源电压为1.8V,DNL在±0.8LSB以内,INL在±3.5LSB以内,SNR为73.5dB,SINAD为73.3dB,SFDR为89.5dBc,ENOB为11.9位,THD为-90.9dBc。该ADC能够有效降低SOC系统、无线通信系统及数字化雷达的功耗。     

基于SAR-SS架构的图像传感器专用高速列级ADC设计

针对图像传感器中传统列级模数转换器(ADC)难以实现高帧频的问题,提出了一种由逐次逼近寄存器型(SAR)ADC和单斜坡型(SS)ADC组成的混合型高速列级ADC,使转换周期相较于传统的SS ADC缩短约97%;利用SAR ADC的电容实现像素的相关双采样(CDS),在模拟域做差,使CDS的量化时间缩短至一个转换周期,进一步提高了ADC的量化速度;为了保证列级ADC的线性度,提出了一种1bit冗余算法,可实现+0.13/-0.12 LSB的微分非线性和+0.18/-0.93 LSB的积分非线性。基于180nm CMOS工艺的仿真结果表明,该列级ADC在50MHz时钟下,转换周期仅为1μs,无杂散动态范围为73.50dB,信噪失真比为66.65dB,有效位数为10.78bit。     

用于触摸屏控制电路的低功耗模数转换器设计

为了降低触摸屏控制电路的功耗,本文提出了一种低功耗逐次逼近型模数转换器(SAR ADC)。对该SAR ADC所采用的电容阵列数模转换器(DAC)、比较器和逐次逼近寄存器等进行了研究与设计。首先,基于两级并串耦合电容设计电容阵列DAC结构,并设计配套的参考电平转换方案。接着,设计两级全动态比较器,并分析比较器的工作原理。然后,基于动态逻辑设计低功耗低误码逐次逼近寄存器。最后,基于180nm CMOS工艺,在1V电源电压,200kHz采样频率和96.243kHz输入频率条件下对SAR ADC进行了仿真。仿真结果表明:积分非线性误差(INL)和微分非线性误差(DNL)分别为0.222/-0.203LSB和0.231/-0.184LSB,无杂散动态范围(SFDR)为76.56dB,信噪失真比(SNDR)为61.50dB,有效位(ENOB)为9.92位,功耗为0.464μW,品质因素(FOM)值为2.4fJ/Conv.-step。本文设计的低功耗SAR ADC满足触摸屏控制电路应用要求。     

99.1 mW 12位40 MSPS流水线A/D转换器

设计并实现了一种12位40 MSPS流水线A/D转换器,并在0.18 μm HJTC CMOS工艺下流片.芯片工作电压为3.3 V,核心部分功耗为99.1 mW.为优化ADC功耗,采用多位/级的系统结构和套筒式运放结构,并采用逐级按比例缩小的设计方法进一步节省功耗.测试结果表明,A/D转换器的DNL小于0.46 LSB,INL小于0.86 LSB;采样率为40 MSPS时,输入19.1 MHz信号,SFDR超过80 dB,SNDR超过65 dB.