一种Gm-APD阵列型读出电路的设计与实现

提出了一种雪崩光电二极管(APD)阵列读出电路的系统架构。针对2×8盖革模式InGaAs-APD传感器阵列,进行读出电路系统设计,其中的时间数字转换器(TDC)采用游标卡尺二段式结构,将计数分为粗计数与细计数,计数器放置在像素外,整个芯片共用一个计数器,以实现资源共享,减小了芯片面积,降低了系统功耗。全局采用高、低频时钟分别控制计数、传输数据,进一步降低系统功耗。系统采用CSMC 0.5 μm CMOS工艺进行流片验证。测试结果表明,该系统的功能与时序正确。     

一种新型红外焦平面片上模数转换电路

基于串行单斜率积分的原理,提出了一种新型的像素级红外焦平面片上8位模数转换电路.设计了一个8×8像素阵列组成的完整读出电路芯片,并进行了版图设计和电路仿真.每个单元像素电路采用直接注入方式输入,输出与输入电流成正比的数字脉冲信号,经每列单元共享的计数器计数输出.采用独特的数字电路列共享结构,电荷注入补偿等技术,具有结构简单、面积小等特点.仿真及测试结果表明,该芯片能较好地完成红外焦平面信号读出及模数转换功能,单元面积80 μm×80 μm,单元功耗50 μW,量化等级达到8位,芯片实测量化误差小于4 LSB,帧速可达460 f/s.     

面向QWIP焦平面阵列的快照模式低温读出电路

介绍了应用于GaAs/AlGaAs量子阱红外焦平面阵列的快照模式的低温读出电路的设计方法与测试结果。读出电路采用CTIA作为输入电路,提出在单元输入电路中引入内建电注入器件进行读出电路封装前测试。对读出电路的低温和低功耗进行了优化设计。基于该方法采用0.35um CMOS工艺设计制造了阵列尺寸为128×128的读出电路实验芯片。测试结果表明,读出电路能够在77K的温度下正常工作,功耗为35mW。该读出电路象元级的电荷容量为2.57×106电子,跨导系数为1.4×107Ω。分析表明,在3.3V电源电压下,当输出速率为10MHz时,实验芯片的非均匀性小于5%。     

低功耗64×64 CMOS快照模式焦平面读出电路新结构

介绍了一个工作于快照模式的CMOS焦平面读出电路的低功耗新结构-OESCA(Odd-Even SnapshotCharge Amplifier)结构该结构像素电路非常简单,仅用三个NMOS管;采用两个低功耗设计的电荷放大器做列读出电路,分别用于奇偶行的读出,不但可有效消除列线寄生电容的影响,而且列读出电路的功耗可降低1 5%,因此OESCA新结构特别适于要求低功耗设计的大规模、小像素阵列焦平面读出电路采用OESCA结构和1.2μm双硅双铝标准CMOS工艺设计了一个64×64规模焦平面读出电路实验芯片,其像素尺寸为50μm×50μm,读出电路的电荷处理能力达10.37pC.详细介绍了该读出电路的体系结构、像素电路、探测器模型和工作时序,并给出了精确的SPICE仿真结果和试验芯片的测试结果.     

一种面向大面阵焦平面阵列的低功耗多功能读出电路设计

大面阵焦平面成像探测器需要具有随机开窗和反转读出功能,同时需要降低功耗。文章基于标准数字电路设计流程。设计了一种新型的基于格雷码编码规律的寻址计数器,用于对阵列的行地址和列地址进行寻址,提高了寻址的可靠性。对设计进行RTL级仿真,结果表明该设计能够实现任意开窗和反转读出功能。采用TSMC90工艺库对1024×1024阵列规模的RTL级设计进行分析计算,结果显示供电电压为3.3V时,寻址计数器功耗仅为19.56μW,整体设计功耗仅为58.75μW,适用于大面阵焦平面读出电路的设计。     

大面阵CMOS快照模式焦平面读出电路设计分析

针对一款大面阵(640×512元)快照模式制冷型红外焦平面用的读出电路进行了初步分析验证.该读出电路采用改进DI结构,先积分后读出的积分控制模式,像素尺寸为25μm×25μm,芯片已在0.5μm双硅双铝(DPDM)标准CMOS工艺下试制.首先对该电路结构及工作原理进行分析,并对输入级等电路的传输特性进行仿真验证,最后给出探测器阵列与读出电路芯片互连后的测试结果.结果表明该读出电路适用于小像素、大规模的红外焦平面阵列.     

微测辐射热计阵列读出电路的单片集成设计

微测辐射热计阵列读出电路的单芯片集成,有利于红外焦平面阵列的智能化和红外成像系统的便携化发展.提出了一种非致冷红外焦平面阵列读出电路,基于SMIC 0.18 μmCMOS工艺,采用CTIA型单元读出电路结构,实现了偏置模块、驱动信号源模块、电流积分模块、相关双采样模块(CDS)和缓冲输出模块的单芯片集成,成功制造了1×8读出电路原型.仿真结果表明,设计的读出电路的线性度大于99％,功耗小于5 mW,适合于大面阵移植.     

2×8低噪声InGaAs/InP APD读出电路设计

对In0.53Ga0.47As/InP雪崩光电二极管(APD)探测器进行了特性分析.以大阵列研究为基础,结合器件特性设计了一个2×8低噪声读出电路(ROIC),电路主要由电容反馈互阻放大器(CTIA)和相关双采样(CDS)电路单元构成,并对读出电路的时序、积分电容等进行了设计.电路采用0.6 μm CMOS工艺流片,芯片面积为2 mm×2 mm,电荷存储能力为5×107个,功耗小,噪声低,设计达到预期要求.     

低功耗64×64CMOS快照模式焦平面读出电路新结构

介绍了一个工作于快照模式的 CMOS焦平面读出电路的低功耗新结构— OESCA (Odd- Even SnapshotCharge Am plifier)结构 .该结构像素电路非常简单 ,仅用三个 NMOS管 ;采用两个低功耗设计的电荷放大器做列读出电路 ,分别用于奇偶行的读出 ,不但可有效消除列线寄生电容的影响 ,而且列读出电路的功耗可降低 15 % ,因此 OESCA新结构特别适于要求低功耗设计的大规模、小像素阵列焦平面读出电路 .采用 OESCA结构和 1.2μm双硅双铝标准 CMOS工艺设计了一个 6 4× 6 4规模焦平面读出电路实验芯片 ,其像素尺寸为 5 0μm× 5 0μm ,读出电路的电荷处理能力达 10 .3     

高性能TDI扫描式红外传感器读出电路研究

扫描式红外成像传感器在遥测遥感、卫星成像等远距离成像领域具有广泛的应用。为了缓解信噪比相对较低而影响图像质量的问题,提出了一种时间延时积分(TDI)型读出电路。该读出电路由电容跨阻放大器(CTIA)像素电路阵列、并行TDI电路、多路开关选择电路和输出缓冲器等组成。为实现对宽动态范围光电流的处理,CTIA电路设计有多档可选增益,且非线性度小于0.3%。该读出电路采用0.35 μm CMOS工艺设计与制造,芯片面积约为1.3 mm×20 mm,采用5 V电源时功耗小于60 mW。为了评估1024×3 TDI读出电路的功能,采用了对TDI输入端注入不同电压激励的方式进行测试,测试结果验证了所提出的设计方案。     

基于HgCdTe-APD的32×32主被动成像读出电路

设计了一款基于线性模式下HgCdTe-APD的主被动双模式读出电路。被动模式下通过积分电容进行光信号的强度测量,主动模式下利用两段式TDC进行光子飞行时间(ToF)的标记。TDC采用面阵共享的数字计数器进行粗计数,像元内置时间幅度转换电路(TAC)进行精细测量,同时利用积分电容的切换修正时刻鉴别误差。焦平面阵列规模为32×32,工作温度为77 K,采用标准SMIC 0.18μm CMOS工艺进行电路设计及版图绘制。仿真验证结果显示,电路满阱容量约为7.5 Me^-,在3.2μs的动态范围ToF分辨率小于0.5 ns, DNL和INL分别在-0.15 LSB～0.15 LSB和-0.2 LSB～0.2 LSB范围内。读出电路帧频为4.5 kHz,功耗小于180 mW。     

一种高性能红外焦平面阵列读出电路

提出了一种快闪式红外焦平面阵列读出电路。采用改进的直接注入型单元电路,积分电容大小可选,能适应大范围的光背景条件,并且增加了图像变换(倒置/反转)功能。一款128×128阵列的读出电路已经基于标准0.5μmCMOS工艺实现,整体芯片的面积为8.0mm×8.5mm。实测结果表明,此读出电路具有良好的光电转换能力,同时具有功耗低、输出摆幅大、动态范围大等优点。     

红外焦平面阵列读出电路非线性的研究

在红外焦平面阵列读出电路中,非均匀性是限制其发展的主要瓶颈之一.优化读出电路的非线性可以改善焦平面阵列的非均匀性,提高红外系统的成像质量.文章主要对电容跨阻抗放大器(CTIA)型读出电路的非线性进行研究,包括该结构的积分放大器、复位管以及采样保持电路的非线性,并在理论分析的基础上提出了优化单元电路非线性的方法,设计了一个高线性的CTIA型单元电路.具体电路采用0.5μm DPTM CMOS工艺设计,仿真结果表明该单元电路功耗低,动态范围大,线性度高达99.87%.     

用于IRFPA ROIC的高性能缓冲器模块的设计

红外焦平面读出电路(IRFPA ROIC)主要用于焦平面阵列与后续信号处理之间的通信.文章提出了一种用于红外焦平面读出电路的缓冲器模块,包括列缓冲器、高性能的输出缓冲器以及相应的偏置电路.缓冲器均采用单位增益放大器结构,通过放大器的优化设计可实现对不同负载的有效驱动且静态功耗较低.该缓冲器模块用于一款640×512面阵、30μm中心距的中波红外焦平面读出电路,采用CSMC 0.5μm DPTM工艺进行流片加工.仿真结果表明,列缓冲器的开环增益为40.00 dB,单位增益带宽为48.17 MHz(10 pF).输出缓冲器可实现轨到轨的输入,开环增益为39.68 dB,单位增益带宽为46.08 MHz,读出速率高达20 MHz,功耗为16.02 mW(25 pF//5.1 kΩ).该模块输入端拉出的测试管脚可在焦平面读出电路的晶圆测试中帮助验证芯片功能.通过调节测试端口,测试结果与仿真结果大体一致,验证了该缓冲器模块的设计可行.     

超高频RFID标签数字电路的低功耗设计

无源标签的识别距离主要与功耗有关,因此降低标签的功耗成为设计者重点关注的目标。采用门控时钟、算法优化、行波计数器、低阈值电压以及功耗管理单元等低功耗技术,对基于ISO/IEC 18000-6C标准协议的超高频RFID标签芯片的数字电路进行功耗优化。仿真结果显示,在1.8 V工作电压下,电路功耗为12.3 μW,与优化前电路相比,功耗优化率达43.6%,有效降低了标签数字电路的功耗。     

基于XC2C64A的无线录井绞车信号检测电路设计

采用XC2C64A芯片设计了无线录井系统中绞车传感器的信号检测(包括鉴相、倍频和计数等)电路,给出了电路设计图、仿真波形和测试结果.现场试验表明,该电路采用集成化设计,降低了系统功耗,减少了PCB板面积,而且提高了系统可靠性,满足电池供电无线录井系统的使用要求.     

SPAD阵列读出电路关键技术与发展趋势(特邀)

首先针对SPAD阵列读出电路的特点,将电路主要分成接口电路与信号处理电路两大部分,其次根据单光子雪崩光电探测器的阵列的不同应用场景,阐述了集成读出电路中核心电路模块设计的关键技术。分别从SPAD的接口电路设计、两种典型应用成像模式(光子计时、光子计数)中核心电路的设计方面,详细分析此类电路的关键技术以及国内外研究团队在此类电路的研究进展与存在的问题。最后根据目前国内外研究的进展情况,分析了SPAD阵列集成读出电路的发展趋势以及各类电路存在的设计重点与难点,为SPAD阵列读出电路的设计提供一些参考。     

低噪声、低功耗微电容读出ASIC设计

针对差分电容式微电子机械系统(MEMS)加速度计,设计了一种低噪声、低功耗微电容读出专用集成电路(ASIC)。电路采用开关电容结构,使用相关双采样(CDS)技术降低电容-电压(C-V)转化电路的低频噪声和偏移电压。通过优化MEMS表头噪声匹配、互补金属氧化物半导体(CMOS)开关和低噪声运算放大器来降低频带内的混叠热噪声。采用电源开关模块和门控时钟技术来降低电路功耗,同时集成自检测电路和温度传感器。采用混合CMOS工艺进行流片加工,测试结果表明,优化后ASIC的电容分辨率为槡1.203 aF/Hz,系统分辨率为0.168 mg(量程2 g),芯片功耗约为2 mW。同时,该ASIC还具有很好的上电特性和稳定性。     

基于ToT的PET成像前端读出ASIC设计与实现

ToT(Time-over-Threshold)读出策略是在PET成像中利用信号的时间宽度同时获取能量和时间信息的方法。基于ToT的前端读出电路具有简单、高效、功耗低、面积小的优点。采用0.35 μm CMOS工艺,设计并实现了基于ToT的低噪声16通道PET成像前端读出ASIC芯片。为了实现低噪声,在电荷灵敏放大器中采用了输入管尺寸匹配技术,在成形器中采用了低噪声放大器。为了提高响应速度,在电压甄别器中采用了预放大和箝位推挽输出结构。芯片的测试结果表明,能量输入范围为3.5~56 fC,等效噪声电荷为211.4 e-+16.0 e-/pF,能量与输入电荷之间的非线性误差小于2%,单通道功耗为1.82 mW。与现有电路相比,该芯片的噪声降低了56.4%,在PET成像系统中具有广阔的应用前景。     

用于CdZnTe探测器的低噪声前端读出电路

设计并实现了一种应用于多通道CdZnTe探测器的低噪声前端读出专用电路,并对其性能进行了测试与评估。每个读出通道由电荷灵敏放大器、漏电流补偿电路、零极相消电路、CR-(RC)⁴整形器、输出缓冲器以及反相放大器组成。芯片采用TSMC 0.35 μm CMOS工艺实现,尺寸为2.6 mm×2.2 mm。测试结果表明,读出通道的能量分辨范围为5~375 keV,每通道功耗小于3.5 mW,最小等效噪声电荷仅为49.6e－。将EV公司的CdZnTe探测器与该前端读出电路芯片相连,组成辐射检测系统,并使用²⁴¹Am源进行能谱分析,所得能谱主峰的能量分辨率仅为5.2%。