一种8位250 MHz采样保持电路的设计

介绍了一种采用0.35μm BiCMOS工艺的双路双差分采样保持电路。该电路分辨率为8位,采样率达到250 MSPS。该电路新颖的特点为利用交替工作方式,降低了电路对速度的要求。经过电路模拟仿真,在250 MSPS,输入信号为Vp-p=1 V,电源电压3.3 V时,信噪比(SNR)为55.8 dB,积分线性误差(INL)和微分线性误差(DNL)均小于8位A/D转换器的±0.2 LSB,电源电流为28 mA。样品测试结果:SNR为47.6 dB,INL、DNL小于8位A/D转换器的±0.8 LSB。     

一种CMOS高速采样/保持放大器

文章分析了采样／保持电路的基本原理，设计了一种CMOS高速采样／保持放大器，采样频率可达到50MHz，并用TSMC的0．35μm标准CMOS工艺库模拟了整体电路和分块电路的性能。     

一种新型双采样CMOS采样保持电路

应用改进的双采样技术设计了一个标准CMOS模拟工艺下、采样率为80MHz的采样保持电路.应用单一时钟控制采样以消除两相采样的不匹配;采用时钟控制的双输入端运放以消除存储效应并消除大部分失调;采用栅压自举的采样开关以减小非线性失真.仿真结果表明,在2.5V电源电压下,当输入信号频率为37MHz时,采样保持电路可获得11bit的精度,消耗13mW的功耗.     

高性能CMOS采样保持电路的设计

设计了一种基于0.5μm CMOS工艺的高线性、高精度、高速的采样/保持电路.采用一种仅由4个PMOS管、一个电容和一个NMOS开关构成的新型双边信号采样开关,有效地提高了双边信号采样电路的线性度并减小了电路的噪声和失调.仿真结果表明:输入摆幅为1V的156kHz的双边信号,在IOMS/s的采样速率下,其无杂散动态范围(SFDR)为120dB.     

一种全差分CMOS采样/保持电路

文章对影响采样/保持电路精度的电荷注入效应和时钟馈通效应进行了分析,提出了一种全差分CMOS采样/保持电路的设计方案,有效地消除了电荷注入效应误差和时钟馈通误差,极大地减小了其非线性误差,并保证了较高的精度。设计的电路采用TSMC 0.35μm CMOS工艺提供的PDK,在Cadence SpectreS环境下进行仿真验证。测试结果表明,电路信噪比达-81 dB,积分非线性为±0.25 LSB。该电路已运用到一种高速高精度A/D转换器中,性能良好。     

新型CMOS采样/保持电路的设计研究

讨论了目前各种先进的采样／保持电路结构，基于底极板(BottomPlate)采样技术和引导开关技术，设计了一种新型的全差分开关电容双采样保持放大器，有效地消除了电荷注入和时钟馈通效应，并保证了较高的单位增益频率、采样速率和信号建立时间。电路设计基于TSMC 0．35μm CMOS工艺Bsim3模型，并采用Hspice工具对设计进行了仿真验证。     

一种CMOS超高速主从式采样/保持电路

基于65 nm CMOS工艺,设计了一种新型的CMOS主从式采样/保持电路。采用全差分开环主从式的双通道采样结构,提高了电路的线性度。采用负电压产生技术,解决了纳米级工艺下电源电压低的问题。采用Cadence Spectre软件对电路进行仿真分析。仿真结果显示,在1.9 V电源电压、相干采样下,当输入频率为1.247 5 GHz,峰-峰值为0.4 V的正弦波信号,采样率为2.5 GS/s,负载为0.8 pF时,电路的无杂散动态范围(SFDR)为78.31 dB,总谐波失真(THD)为－75.69 dB,有效位为11.51位,可用于超高速A/D转换器中。     

一种基于SiGe BiCMOS的高速采样/保持电路

设计了一种基于BiCMOS工艺的高速采样/保持电路,该工艺提供了180 nm的CMOS和75 GHz fT的SiGe HBT.差分交换式射极跟随器和低下垂输出缓冲器的结合,使电路具有更好的性能.在Cadence Spectre环境下进行仿真,当输入信号为968.75 MHz、Vpp为1 V的正弦波,采样速率为2 GSPS时,该采样/保持电路的SFDR达到62.2 dB,THD达到-59.5 dB,分辨率达到9位;在3.3 V电源电压下,电路功耗为20 mW.     

一种12位100MSPS采样保持电路的设计

基于0.13μm/3.3V CMOS工艺,设计了一种用于12bit 100MSPS Pipeline AIC的采样保持(S/H)电路.采用具有高线性度双边对称的无馈通自举采样开关,获得高增益、宽带宽的跨导前馈补偿共源共栅两级全差分跨导放大器,以及能显著降低增益误差的相关双采样S/H拓扑结构来搭建S/H电路.仿真结果表明:当在11.27MHz的输入信号,111MHz的采样信号下,该S/H电路无杂散动态范围(SFDR)86.4dB,功耗为32mW.     

High-Speed CMOS Track/Hold Circuit Design

This paper describes the design of a high-speed CMOSTrack/Hold circuit in front of an ADC. The Track/Hold circuit employsdifferential open-loop architecture, very linear source follower inputbuffers, NMOS sampling switches and bootstrap sampling-switch drivercircuits for high-speed operation with 3.3 V supply voltage. SPICEsimulations with MOSIS 0.35 m CMOS BSIM3v3 parameters showed thatit achieves a signal-to-(noise+distortion)-ratio (SNDR) of morethan 50 dB for up to 100 MHz sinusoidal input at 200 MS/s with 40 mWpower consumption.     

高速采样保持电路设计

为了满足当前无线通信系统以及雷达系统对于A/D芯片的要求,利用安捷伦公司的ADS仿真软件,对采样保持电路进行了仿真研究,设计了基于高速商用帮关的采样保持电路。仿真结果显示,对于输入峰峰值为0．6V,脉冲宽度为7ns的输入信号,可以达到很好的采样效果。     

用于CMOS图像传感器内置流水线ADC的采样/保持电路

设计了用于CMOS图像传感器内置流水线ADC的采样/保持电路,该电路具有10位采样精度和50 MHz采样速率,采用开关电容电荷重分布式结构,加入图像传感器的黑光校准功能。放大器采用全差分套筒式共源共栅增益增强型结构,保证了所需的增益和带宽。电路采用0.18μmCMOS工艺实现。HSPICE仿真结果表明,电路可在5 ns内达到0.05%的精度;对于24.0218 MHz、±0.5 V摆幅的正弦输入信号,SNDR和SFDR分别达到62.47 dB和63.73 dB,满足系统要求。     

一种高性能CMOS采样/保持电路

介绍了一种高性能CMOS采样/保持电路.该电路在3 V电源电压下,60 MHz采样频率时,输入直到奈奎斯特频率仍能够达到90 dB的最大信号谐波比(SFDR)和80 dB的信噪比(SNR).电路采用全差分结构、底板采样、开关栅电压自举(bootstrap)和高性能的增益自举运算放大器.采用0.18 μm CMOS工艺库,对电路进行了Hspice仿真验证.结果表明,整个电路消耗静态电流5.8 mA.     

一种用于高速14位A/D转换器的采样/保持电路

介绍了一种采用0.35 μm CMOS工艺的开关电容结构采样/保持电路.电路采用差分单位增益结构,通过时序控制,降低了沟道注入电荷的影响;采用折叠共源共栅增益增强结构放大器,获得了要求的增益和带宽.经过电路模拟仿真,采样/保持电路在80 MSPS、输入信号(Vpp)为2 V、电源电压3 V时,最大谐波失真为-90 dB.该电路应用于一款80 MSPS 14位流水线结构A/D转换器.测试结果显示:A/D转换器的DNL为0.8/-0.9 LSB,INL为3.1/-3.7 LSB,SNR为70.2 dB,SFDR为89.3 dB.     

12位100 MSPS CMOS双采样/保持电路

提出了一种基于时间交织原理的双采样/保持电路;分析了其相比于传统单采样技术实现高速度、高精度,同时降低功耗的优点。设计的栅压自举开关有效提高了采样的线性度。另外,为满足双采样技术的特殊应用,设计了带双边型开关电容共模反馈的全差分运放。采用SMIC0.18μmCMOS工艺仿真设计的双采样/保持电路可实现12位采样精度、100 MSPS采样速率、92.34 dB线性度和29 mW功耗的高性能。     

一种高速电流型CMOS数模转换器设计

利用 Z参数噪声网络等效电路的分析方法 ,得到了用器件 Z参数表示的微波双极晶体管噪声参数的表达式 ,通过对微波低噪声双极晶体管的高频参数进行测试和分析 ,并把器件的网络参数和物理参数相结合 ,来对器件的最小噪声系数进行计算和分析 .     

一种高性能CMOS采样/保持电路

提出了一种高性能CMOS采样/保持电路,它采用全差分电容翻转型的主体结构有效减小了噪声和功耗。在电路设计中提出了新型栅源电压恒定的自举开关来极大减小非线性失真,并同时有效抑止输入信号的直流偏移。该采样/保持电路采用0.18μm1P-6M CMOS双阱工艺来实现,在1.8V电源电压、32MHz采样速率下,输入信号直到奈奎斯特频率时仍能达到86.88dB的无杂散动态范围(SFDR),电路的信号噪声失真比(SNDR)为73.50dB。最后进行了电路的版图编辑,并对样片进行了初步测试,测试波形表明,电路实现了采样保持的功能。     

Circuit Design of a High Speed and Low Power CMOS Continuous-time Current Comparator

Current comparator is a fundamental component of current-mode analog integrated circuits. A novel high-performance continuous-time CMOS current comparator is proposed in this paper, which comprises one CMOS complementary amplifier, two resistive-load amplifiers and two CMOS inverters. A MOS resistor is used as the CMOS complementary amplifier's negative feedback. Because the voltage swings of the CMOS complementary amplifier are reduced by low input and output resistances, the delay time of the current comparator is shortened. Its power consumption can be reduced rapidly with the increase of input current. Simulation results based on 1.2 m CMOS process model show the speed of the novel current comparator is comparable with those of the existing fastest CMOS current comparators, and its power consumption is the lowest, so it has the smallest power-delay product. Furthermore, the new current comparator occupies small area and is process-robust, so it is very suitable to high-speed and low-power applications.