基于Balsa-Xilinx FPGA的异步设计流程

针对异步电路设计工具问题,提出了一种基于Balsa和Xilinx FP(iA的全异步设计流程.采用Balsa语言描述异步设计产生网表,导入网表在Xilinx下生成可配置文件,达到板级验证并进行布局布线后仿真分析,在完成异步电路设计的同时采用同步EDA工具验证,以实现异步设计与同步软件的结合,最后通过八位异步全加器设计实例验证该异步设计流程的可行性.     

读出电路开窗技术研究

读出电路开窗是红外焦平面和图像传感器读出电路中，用于提高图像帧频降低带宽的重要技术。该技术通过减小读出阵列的窗口尺寸，降低电路读出的数据量，从而提高帧频。介绍了两类主要的开窗模式:异步读出模式和同步读出模式。针对异步读出模式扩展性差、存在竞争冒险的问题，以及同步读出模式占用像元面积和窗口切换速度慢的问题，基于同步读出提出了一种行列控制字架构，并设计了一种用于该架构的可重复单元电路，提高了对不同面阵规格的扩展性。完成了所提出的开窗电路设计和版图设计，并对该电路进行了仿真验证。对比其他方案，文中设计实现了任意位置、最小1×1尺寸的开窗，同时解决了占用像元面积和竞争冒险问题，并提高了窗口切换速度。     

基于STG与Petrify的异步电路设计

随着集成电路设计工艺的进步,异步电路相对于同步电路的优越性将越来越明显,异步技术也将越来越成为研究的热点,预计未来集成电路设计将会更多地采用异步技术。Petri网具有的一些特性非常适用于异步电路设计。通过采用petri网的一类子系统STG设计异步电路,并使用一个异步电路设计工具Petrify完成整个设计过程。     

一种单输入控制器下的忆阻混沌同步电路设计与实现

该文提出一种在单输入控制器下基于忆阻器的混沌同步模拟电路设计及其实现方法,并将它应用于基于忆阻混沌同步的保密通信.首先,基于混沌同步理论,构建了混沌同步系统及保密通信模型,并设计实现了一种4阶压控忆阻混沌电路和混沌加密解密电路.其次,将所设计的忆阻混沌电路作为混沌驱动和响应电路,根据它们的误差系统设计了一种单输入混沌同...     

光传送网中复用映射电路的设计

为了简化光传送网中光数据单元的时钟电路设计、降低成本,提出了一种基于均匀缺口时钟的同步电路。首先,采用异步FIFO实现缺口同步时钟的生成;然后,通过带有缺口的同步时钟设计了一种复用映射电路,处理不同类型的光数据单元,实现信号频偏吸收、时钟数据恢复和前向错误纠错。并通过电路仿真证明,该方案设计的电路可达到与传统方案相同的性能,且设计和实现采用虚拟时钟替代锁相环,使电路更加简单经济。     

异步系统的信号传送研究

异步电路在低功耗、低噪声、抗干扰、无时钟偏移和模块化设计等方面有较高的性能。在SOC芯片设计中,异步设计技术逐渐成为研究的热点。文中比较了同步系统和异步系统信号传递基础,介绍了多个基于异步系统的信号传递模型,讨论了专用于异步电路的数据传送方式。从应用的角度对现有的异步电路信号传递模型的结构、特点、数据信号、应用背景等方面进行了比较研究,最后总结了在实际问题中选择模型的原则。     

DES算法在DSP中的实现及优化

DES算法是最早、最著名的对称密钥加密算法,它是由IBM公司在上个世纪70年代发展起来的。几十年来,DES一直活跃在国际保密通信的舞台上,扮演了十分重要的角色,被广泛应用在ATM、智能卡和USBKey等很多领域。介绍了DES算法产生的背景以及算法流程,并讲述了在TMS320VC33中的实现和优化的问题,并对优化前和优化后的效率进行了比较。     

基于FPGA的异步FIR滤波器接口电路设计

介绍了基于四相单轨握手协议的异步FIR滤波器接口电路的设计。分析了异步接口电路互联模型及原理,提出了一种基于存储器和状态机实现异步握手接口电路的全新方案,实现了FIR滤波器功能和异步接口控制功能。对设计进行了波形仿真及结果分析,验证了设计方案的可行性。     

密码芯片中抗差分功耗分析攻击的DES方案设计

功耗分析攻击是当前密码芯片中各类数据加密算法的主要安全威胁,尤其是对于迄今应用最为广泛的数据加密标准算法造成了严重的危害。通过分析数据加密标准算法遭受功耗分析攻击的原理,并结合针对数据加密标准算法关键防御技术,给出了一种基于互补电路的中间值掩码DES方案设计。主要是利用双电路进行互补输出,以保证寄存器翻转保持功耗恒定,从而最大限度地降低功耗差异。根据算法性能分析结果表明：该方案可以抵抗差分功耗分析攻击,且实现简单,能够直接应用于密码芯片的电路设计中。     

一种基于标准逻辑单元的GALS异步封装电路

基于点对点GALS模型,给出了异步封装电路的信号状态转换图(STG),基于Petrify设计了一种基于标准逻辑单元的GALS异步封装电路,包括同步/异步接口电路、具有分频及暂停功能的局部时钟等设计.由于所设计的异步封装电路具有不存在延时器件、没有使用特殊的异步逻辑单元等特点,所以论文基于两个同步计数器实现了GALS点对点模型进行仿真和FPGA验证,结果显示了整个异步封装及其GALS系统性能的正确性.     

基于FPGA的异步流水乘法器设计的教学方案

本文以异步流水乘法器的设计为例,介绍了利用FPGA进行异步电路设计的思路及方法。本设计采用两段握手协议实现异步流水乘法器,将其分解为三个核心模块:信号分支模块、异步移位模块和异步加法器模块。本文具体说明了利用硬件描述语言实现异步乘法器的方法和步骤,通过Modelsim软件进行功能仿真,并下载到Genesys板卡上进行系统测试。该教学方案有助于学生理解并掌握异步电路设计方法。     

Architectural Design Issues in a Clockless 32‐Bit Processor Using an Asynchronous HDL

As technology evolves into the deep submicron level, synchronous circuit designs based on a single global clock have incurred problems in such areas as timing closure and power consumption. An asynchronous circuit design methodology is one of the strong candidates to solve such problems. To verify the feasibility and efficiency of a large‐scale asynchronous circuit, we design a fully clockless 32‐bit processor. We model the processor using an asynchronous HDL and synthesize it using a tool specialized for asynchronous circuits with a top‐down design approach. In this paper, two microarchitectures, basic and enhanced, are explored. The results from a pre‐layout simulation utilizing 0.13‐μm CMOS technology show that the performance and power consumption of the enhanced microarchitecture are respectively improved by 109% and 30% with respect to the basic architecture. Furthermore, the measured power efficiency is about 238 μW/MHz and is comparable to that of a synchronous counterpart.     

一种轻量级数据加密标准循环掩码实现方案

随着智能卡技术的不断发展,智能卡芯片的安全性也面临越来越大的挑战。在众多加密算法中,数据加密标准(DES)算法是一种应用较广的对称加解密算法。为了抵御各种侧信道攻击,使用最为广泛的是在算法中通过掩码技术来消除真实密钥和功耗相关性,该文提出一种新的适用于DES的循环掩码方案,和之前文献中的预计算掩码方案相比,不仅预计算量大大减少,而且整个DES运算过程的中间数据都是带有掩码的,把掩码拆分后,还可以防护高阶攻击。     

基于CDP1854的智能数据适配器设计与使用

异步接收/同步发送数据适配器是PC机与受控终端之间实现信息交换的接口电路。为了实现信息传送,需要将从PC机串口发送来的串行异步信息转换为同步信息发送出去,该适配器可实现异步接收/串行发送,达到PC机控制受控终端的目的。     

触发器的广义特性方程及其应用

本文建立了触发器的广义特性方程，并介绍了它在时序逻辑电路分析中的应用     

异步集成电路C标准单元的设计与实现

目前异步集成电路设计所面临的主要问题之一是缺乏基于标准单元的设计流程,几乎所有的异步设计都是基于全定制设计技术.要实现基于标准单元的设计流程,首先要提供异步标准单元.本文提出了一种异步标准单元的设计流程,设计实现了两种兼容已有标准单元库标准的异步集成电路C单元,并对其进行了性能优化.最后给出了两种C标准单元的SPICE模拟分析结果.     

异步可重构结构设计

介绍一种异步可重构结构，研究了异步可重构单元的设计。通过提前产生求值完成信号，使用DSDCVS逻辑实现可重构单元的运算电路，改进了异步可重构单元的控制电路。用三输入的C元件实现异步可重构单元的控制电路。仿真结果表明，异步可重构结构具有低功耗、高性能的优点，适合作为IP集成到系统芯片上，组成低功耗、高性能的可重构计算平台。