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基于 Camera Link 接口的高帧频数字图像采集显示系统 总被引:3,自引:0,他引:3
设计了基于 FPGA 的嵌入式图像采集显示系统,并对该系统采用的接口协议、匹配端口和软硬件架构进行了研究.给出了系统各个功能模块的设计方法,对系统中接口模块的信号时序和图像数据缓存处理架构进行了软件编写及仿真.实验结果表明:满足了降低成本、节约空间、提高系统稳定性和工作带宽的要求. 相似文献
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为了代替PC机对高帧频数字图像进行实时采集显示,使用片上系统(SOC)和可编程片上系统(SOPC)的设计方法,设计了基于NiosⅡ软核的嵌入式图像采集显示系统。依据系统功能需求设计出系统架构,给出了系统各个功能模块的设计方法,对系统中接口模块的信号时序和图像数据缓存处理架构进行了软件编写及仿真。描述了应用该系统所进行的高帧频图像采集显示实验,并分析了系统性能。实验结果表明:对于帧频高达1 230帧/s、分辨率为128×128的图像源,该系统可以对其进行实时的采集显示。满足了降低成本、节约空间、提高系统稳定性和工作带宽的要求。 相似文献
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针对高速机载雷达数据传输的实际需求,设计了一种基于千兆以太网的高速机载雷达数据采集系统。系统以现场可编程门阵列(FPGA)为控制中心,采用FPGA 内部的两片高速FIFO 实现对高速雷达数据无缝缓存与传输。同时,采用FPGA 内部的千兆以太网MAC 控制器将FIFO 中的数据读取及处理,最终,通过RJ-45 接口将数据上传到上位机。地面测试结果表明:系统能够对传输速率为360 Mb/ s 高速串行雷达数据进行采集,并上传到上位机,验证了基于千兆以太网的高速机载雷达数据采集系统设计的可靠性与稳定性。 相似文献
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一种高帧频数字相机实时显示系统的研制 总被引:2,自引:0,他引:2
针对高帧频数字摄像机没有模拟输出,不能在普通的视频监视器上显示的问题,研究设计了一种用于高帧频数字摄像机的实时显示系统.利用FPGA实现相应的转换控制,实现方法是将数字摄像机输出的图像数据,首先进行Camera Link标准到TTL标准的转换,转换后的数据存储在FPGA中的双端口存储器中.然后对存储器中的图像数据按一定标准进行读取,并经过数/模转换产生模拟信号,叠加符合国家标准的视频同步信号,最后转换成为标准视频信号,可在普通监视器上显示图像.另外变换后的信号有利于远距离传输,并且可使系统调光时采用普通视频信号检测.采用此种小型系统能使非标准摄像机应用得到进一步扩展. 相似文献
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针对高帧频图像传感器所获取的模拟视频图像在模数转换中所遇到的问题,设计了视频图像预处理电路.该电路通过阻抗匹配、视频放大、视频箝位、同步分离、同步切割、低通滤波及直流偏置调整与驱动等主要环节,不仅消除了图像采集中产生的各种噪声信号,而且将模拟视频图像信号调整到模数转换器所要求的动态范围内.实验结果表明,通过所设计的视频预处理电路所得到的图像具有时延小、质量好、清晰稳定、信噪比高的优点. 相似文献
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针对测控系统中设备分散,检测环境恶劣的情况,设计了一种基于SOPC的以太网远程数据采集系统。系统采样基于NiosⅡ软核的SOPC架构,以μC/OS-Ⅱ嵌入式实时操作系统为软件运行平台,以LWIP为以太网通信协议,实现了远程数据采集和以太网传输及控制。整个系统在CycloneⅡ EP2C35开发板上实现并通过验证,实验结果满足设计要求并具有较好的应用前景。 相似文献
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基于千兆以太网的高速数据传输系统设计 总被引:9,自引:0,他引:9
介绍了千兆以太网接口以及TCP/IP协议,提出了几种设计方案,讲述了一种使用FPGA和MAC软核建立千兆以太网的方法。实验证明,这种方法稳定性好、传输带宽高、额外成本低,适用于大多数高速数据传输系统,是一种成本低、性能优越、可靠性高的高速数据传输系统设计方案。 相似文献
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嵌入式系统中常常需要高速、稳定地传输大量数据,千兆以太网价格低廉、传输速度快、传输距离远,在高速计算机通信中被广泛使用。给出嵌入式系统中千兆以太网的设计方案、硬件设计及其软件实现,并对千兆以太网的性能进行验证。设计方案通用、灵活,能够满足嵌入式系统中高速数据传输的性能需求,为嵌入式系统的高速以太网络通信提供了一种很好的解决方案。 相似文献
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现阶段,气体传感器发展速度极快,对近红外可调谐二极管激光吸收光谱技术的研究也更加深入.而气体传感器也被广泛地应用在实践运用过程中,比较常见的就是车载与机载环境,一定程度上提高了空间分辨率,能够对数据进行连续且实时采集与分析. 相似文献
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J. Arias L. Quintanilla L. Enríquez J. Hernández-Mangas J. Vicente J. Segundo 《Microelectronics Journal》2008,39(12):1642-1648
In this work the design of a continuous-time ΔΣ modulator for Gigabit Ethernet applications is presented. The input bandwidth and oversampling ratio are, respectively, 62.5 MHz and 8, resulting in a clock frequency of 1 GHz. It was designed and implemented in a standard 90 nm CMOS technology. The active area of the modulator measures . It consists of a loop filter based on RC-opamp integrators and a 3-bit quantizer which includes a data weighted averaging scrambler. A digital tuning scheme to deal with process variations has also been included. System level simulations including several non-ideal effects have been carried out in order to determine in detail the performance of the converter. Experimental results show a resolution of 7.1 effective bits, and a power consumption of 10.8 mW from a nominal power supply of 1 V. 相似文献