低相噪数字锁相频率合成器

常规的数字锁相频率合成器具有电路简单，工作稳定可靠等特点，但由于鉴相器的倍增噪声往往比基准源的倍增噪声还要高，因而输出相位噪声较高，不能令人满意。本文提出一种双回路反馈锁相频率合成方案，成功地解决了这个问题，由于有效地抑制了鉴相器的倍增噪声，可获得较低的输出相位噪声。这种方案适用于诸如雷达系统等对频率源相位噪声有较高要求的电子设备。     

一种改善频率合成器相位噪声的方法

在现代电子技术中,数字式频率合成器在通信、雷达等系统中得到了广泛的应用,其相位噪声直接影响到系统的整体性能。提出了利用变频锁相方法改善微波波段频率合成器的相位噪声,并进行了频域分析,给出了相应的环路滤波器的设计。最后的实验结果给出了变频锁相与直接锁相的频率合成器相位噪声比较,可以看出采用变频锁相方式的频率合成器的相位噪声有了很大的改善。     

直接式频率合成器相位噪声限制因素

频率合成器被称为雷达电子系统的"心脏",其相位噪声对设备和系统的性能影响很大,随着现代雷达技术的不断发展,对频率合成器的低相位噪声提出了较高的要求。文中简单介绍了频率合成器相位噪声的基本概念,基于频率合成器的基本实现方法,阐述了直接式频率合成器相位噪声的限制因素。并通过实践论证了这些限制因素对相位噪声的影响程度,以及介绍了未来频率合成器的发展方向,对低相位噪声频率合成器的工程设计和生产调试具有一定的指导意义。     

锁相式雷达频率合成器的相位噪声分析

本文详细分析混频锁相式雷达频率合成器的各组成部分的相位噪声情况,从中得出了各环节的相位噪声对输出相位噪声的影响,并给出了系统输出的总相位噪声表达式.     

一种S波段数字锁相频率合成器

一种S波段数字锁相频率合成器已研制成功,由于采用了一些技术措施,因而保证了工程方案简捷的同时,实现了较低的输出相位噪声和较快的频率转换速度,技术指标较高。本文对合成器的基本原理予以描述,并就关键技术进行分析,最后给出该合成器所实现的主要技术指标。     

间接式微波频率合成器相位噪声概念及方案论证

本文较系统地回顾了微波频率合成器中相位噪声的基本概念,论述了在采用间接式频率合成时,如何进行低相位噪声微波频率合成器的方案论证,并结合实际,给出一个已用于工程的低相位噪声微波频率合成器实例及测试结果。     

ADF4108在宽带X波段频率合成器中的应用

本文介绍了ADI公司生产的宽带集成锁相环芯片ADF4108的工作原理及特性,分析了该芯片是如何改善X波段频率合成器的相位噪声性能,给出了具体的X波段频率合成器的设计实例电路和仿真结果,为X波段宽带频率合成器的设计提供了很好的思路。     

一种超低相位噪声宽带频率合成器的设计

基于对双环频率预置技术和谐波混频技术的理论分析,将混频锁相合成方式与高次倍频合成方式相结合,采用鉴相极性可变的非常规设计,提出一种宽带小步进超低相位噪声频率合成器的低成本实现方案,并对合成器的相位噪声和杂散抑制指标进行了理论分析。试验证明,在8 GHz输出频率下,方案实现了低于-132 d Bc/Hz@10 k Hz的相位噪声和70 d B以上的杂散抑制性能。对宽带超低相位噪声频率合成器的设计具有借鉴意义。     

一种具有相位噪声跟踪补偿的全数字锁相环频率合成器

为了实现频率合成器中的相位噪声跟踪补偿和降低全数字锁相环的复杂性,本文提出了一种新的基于全数字锁相环的频率合成器。它采用了一种低复杂度的数字鉴频鉴相器和非线性相位/频率判决电路以及数控振荡器,从而显著降低了硬件复杂性。同时结构中采用的非线性相位和频率判决电路能够很好地实现噪声跟踪和快速的相位/频率捕获,数控振荡器能够获得高的频率分辨率(大约6kHz)和大的线性频率调谐范围。通过采用90nm CMOS工艺制造的ADPLL实验结果表明,本文所提出的基于全数字锁相环的频率合成器能够实现从100kHz到6MHz的可控环路带宽和相当好的带内相位噪声跟踪性能。     

微波取样锁相频率合成器的设计

阐述了微波接收机中的相位噪声概念及本振源频率不稳定度的实际测量参数,并简要介绍了频率合成技术和锁相环路工作原理.针对卫星电视接收机中微波高稳定本振源的要求,重点研究了取样锁相频率合成器电路的优化设计及性能.     

低相噪超多频段VCO宽带锁相环的研究

为了解决宽带锁相环设计中相位噪声和输出频率范围的矛盾,分析并设计了一种基于超多频段压控振荡器(VCO)锁相环的方案。该方案通过降低VCO的频率灵敏度和每个VCO 配置LC矩阵等效多个VCO的方法,使VCO在保证输出的频率范围的同时,优化了相位噪声。实验结果发现,该方案可以使锁相环在保证较大的输出频率范围前提下拥有更低的相位噪声。     

一种自偏置锁相环结构的分析

介绍了一种自偏置结构形式的锁相环设计方法,在一定程度上可以对锁相频率源输出信号质量进行改善,提升产品性能,简化设计。在没有增加额外环外混频频率信号的情况下,对改进后的锁相环电路进行测试,其相位噪声指标提高约10 dB,具有较大的工程应用优势。     

Short locking time and low jitter phase-locked loop based on slope charge pump control

A novel structure of a phase-locked loop(PLL) characterized by a short locking time and low jitter is presented,which is realized by generating a linear slope charge pump current dependent on monitoring the output of the phase frequency detector(PFD) to implement adaptive bandwidth control.This improved PLL is created by utilizing a fast start-up circuit and a slope current control on a conventional charge pump PLL.First,the fast start-up circuit is enabled to achieve fast pre-charging to the loop filter...     

一种针对压缩域信号的新型锁相环技术

针对通信信号压缩采样获得的压缩域信号频率、相位提取问题,提出了一种基于压缩感知的新型锁相环技术。通过深入研究压缩域的信号估计问题,提出了压缩域锁相环路,可以直接在压缩域同步跟踪信号频率和相位变化,不再需要高复杂度的信号重构处理。分析了环路模型及其估计性能,并针对该锁相环可行性和性能分别进行了仿真实验。仿真结果不仅验证了压缩域锁相环的可行性,同时表明该环路能够实现高动态信号的高精度频率提取。压缩域锁相环的应用潜力较大,例如可以作为压缩感知通信接收机的同步解调方法。     

Design of an Improved CMOS Phase/Frequency Detector

A complementary metal oxide semiconductor (CMOS) phase/frequency detector (PFD) is presented. An improved CMOS D-type master-slave flip-flop is described and adopted in the PFD. Higher speed and lower power operation is attributed to the reduced node capacitance. Charge-sharing phenomena are circumvented in the proposed flip-flop and PFD. The maximum frequency of operation of the PFD is analytically studied. Device-sizing equations, based upon a first-order approximation, for the PFD are derived. The proposed PFD shows improvements in both phase and frequency sensitivities at high operating frequencies. HSPICE simulations of a phase-locked loop (PLL) employing the improved PFD demonstrate a faster frequency acquisition. The PLL simulations also verify that the maximum operating frequency of the PFD is in agreement with our analytical results.     

应用锁相环技术判别混沌相变的方法

针对经典的李氏指数法(Lyapunov Exponential Method)等混沌相变判别方法复杂度高的问题,提出了一种应用锁相环技术判别混沌相变的新方法.首先,理论推导了混沌系统的解析特性,分析了系统在不同相态下含有的频率成分;然后,构建了针对混沌系统的数字锁相环模型,研究锁相环下混沌态和大周期态呈现的频率特性;最后,提出了一种基于锁相环技术的混沌相变判别新方法.仿真实验显示,相比于李氏指数法,所提方法判别速度快一个数量级,检测差错率为0时,性能提高近2 dB.新方法应用锁相环技术,简便易行,判别速度快,为混沌相变判别的工程应用提供了新的手段.     

低相位噪声微波振荡器设计

针对Ka和Ku波段上、下变频装置对微波振荡器低相位噪声和小型化的要求,该文采用单环锁相式频率合成技术完成了微波振荡器的设计,并对锁相环的相位噪声进行了理论计算。分析了鉴相频率、鉴相器灵敏度和环路带宽对锁相环输出相位噪声的影响,根据分析结果对微波振荡器电路参数合理选择,同时兼顾了低相位噪声与小型化的设计要求。测试结果表明,振荡器的相位噪声指标与理论计算一致,各项指标均达到要求,可满足实际工程应用。     

Ku波段低相噪频率源的研制

阐述了Ku波段低相噪锁相频率源的研制过程。在低输入参考频率10 MHz的情况下,输出高达11.8 GHz的点频信号,倍频恶化达到61 dB,如何实现从10 Hz~1 MHz频偏范围内各点的相位噪声指标要求是需要攻克的技术难题。具有超低相噪基底的模拟鉴频鉴相器件HMC440的应用为该项目的成功研制奠定了坚实的基础。     

基于DDS 与PLL 的C 波段宽带线性扫频源

利用直接数字频率合成(DDS)和锁相环(PLL)技术相结合的混合频率合成方案,研制了一种C波段宽带、高频率分辨率、快速线性扫频的频率源。为了给PLL 提供低相位噪声的宽带扫频参考信号,选用ADI 的DDS芯片AD9914,并利用阶跃恢复二极管(SRD)高次倍频电路结合二倍频器产生高达3400 MHz 的时钟信号。通过上位机配置AD9914 内部频率调谐字和数字斜坡发生器,产生512.5-987.5MHz 的扫频参考信号,其频率分辨率可精细到赫兹量级。选用低附加噪声的鉴相器和宽带VCO 芯片设计C 波段锁相源,在宽带工作频率范围内对DDS 扫频信号进行快速跟踪,并有效抑制杂散信号。实测结果表明,该扫频源工作频率为4. 1- 7. 9 GHz,在频率分辨率配置为0. 38 MHz 时,单向扫频周期为1 ms,扫频线性度为1. 58×10-6 。单频点输出时相位噪声优于-114 dBc/ Hz@ 10 kHz和-119 dBc/ Hz@ 100 kHz,杂散抑制优于69 dBc。     

一款低相位噪声分谐波采样锁相振荡源的设计

现介绍了一种低相位噪声锁相振荡源，以分谐波采样式鉴相取代传统的分频式鉴相。这种方案除了压控振荡器是高频微波部件外，其余都可以用集总参数的电路构成，系统的结构较简单，便于实现小型化，突出优点在于它的灵活性，一个宽带取样鉴相器可对各个频段的压拉振荡器直接进行取样鉴相和锁相。在同等条件下，分谐波采样式锁相源比分频式锁相源的相位噪声更低。