可重构的串行高级加密标准加解密电路设计

为了进一步提高高级加密标准(AES)算法在现场可编程门阵列(FPGA)上的硬件资源使用效率,提出一种可支持密钥长度128/192/256位串行AES加解密电路的实现方案。该设计采用复合域变换实现字节乘法求逆,同时实现列混合与逆列混合的资源共享以及三种AES算法密钥扩展共享。该电路在Xilinx Virtex-Ⅴ系列的FPGA上实现,硬件资源消耗为1871slice、4RAM。结果表明,在最高工作频率173.904MHz时,密钥长度128/192/256位AES加解密吞吐率分别可达2119/1780/1534Mb·s^(-1)。该设计吞吐率/硬件资源比值较高,且适用支持千兆以太网。     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

基于NiosⅡ用户自定义指令的AES算法实现

提出一种采用AES算法和RSA算法相结合的混合加解密算法,并采用Altera的NiosII软核用户自定义指令功能实现该混合加解密算法。文中主要对该混合加解密算法中的AES算法进行了设计、论述,通过对AES算法的轮变换和密钥扩展两部分算法的分析,并在NiosII软核上实现其自定义指令,就可以使用简单的几条语句快速地实现AES算法,大大地提高了算法实现的灵活性,最后给出了使用NiosII用户自定义指令实现与使用VerilogHDL实现AES算法效果的对比分析。     

一种面积有效缩减的AES算法硬件实现

给出了在一种安全处理器(SSX11-140)中有效缩减AES算法硬件实现面积的设计方案。该方案对轮密钥存储、列混合变换及其逆变换等操作进行了优化处理，并在密钥扩展、加密计算及解密计算中对S-盒、列混合变换等关键计算部件进行了复用。实验结果表明，该设计在满足实际应用性能需求的同时，有效地减小了硬件实现面积，可应用于小规模体系结构中。     

无线网络化传感器中的AES VLSI设计

提出了一种高性价比的先进密码算法（AES）加／解密系统超大规模集成电路〈VLSI）实现方案。为了减少硬件开销,采用模块复用技术对AES的2个核心运算部件（字节代换和列混合）进行了硬件可逆设计;为了提高加／解密速度,采用了轮间和轮内相结合的流水线结构;设计了一种轮密钥扩展结构,解决高速加／解时轮密钥分配的同步问题。实验结果表明：该设计不仅能够正确实现高速的AES加／解密运算,而且,与其他同类设计相比,具有更高的性价比。     

资源共享的并行AES加密/解密算法及其实现

随着密码分析技术的提高,原有的数据加密标准(DES)已经不能满足应用的要求.高级加密标准(AES)成为新一代的数据加密标准,取代了使用20多年的DES.目前的AES算法实现中普遍存在资源消耗大或者吞吐率低以及加密和解密分别实现的不足.为在资源消耗和吞吐率之问取得折衷,以资源共享和并行的方式同时实现AES加密和解密算法,分析AES算法中各个变换以及128位密钥扩展的性质和特点,选择复合域优化字节置换变换.推导结构简化列字节混合变换,提出128位加密/等效解密密钥扩展方案,同时实现了资源共享的并行AES加密和解密算法.通过在FTGA上的验证和与相关文献的比较,表明该方案以较少的资源获得了较高的吞吐率.     

AES扩散层的分析及改进方案设计

AES算法的列混合变换具有最优的扩散特性,但它与逆列混合变换的硬件电路实现效率相差较大。通过分析AES算法列混合变换,根据电路实现特点,给出了一批加解密可以共用电路的列混合变换,在保持最优扩散性质的同时,新的列混合变换电路资源开销与效率同AES算法相当。     

Rijndael算法实现方案的设计策略研究

在Rijndael算法的轮变换中,字节置换、行移位、列混合和密钥加等4个步骤可组合为不同形式表的查询.按照快速实现的需要,构造了另一种基于列混合的模乘因子表(M表).该表作为S-盒、lg表、alg表和T表的补充,与其组合可有效实现Rijndael算法.通过对缺失列混合轮的依次填充,对Rijndael解密过程进行改造,使解密过程具有与加密过程相似的结构,从而采用与加密算法相同的优化策略,设计出等价解密算法,归纳了算法的3种实现方案,对3种方案进行了开销分析.     

基于轻量型AES加密算法的浮空器平台数据传输方案

针对浮空器平台在数据传输过程中受到自身处理器性能限制的问题,提出了一种基于轻量型AES加密算法的浮空器平台数据传输方案。首先,方案以AES加密算法为基础,通过寻找轮函数循环的局部最优次数和将状态矩阵行移位变换改为列移位变换实现轻量型AES加密算法;其次,通过字节代换、列移位变换、列混合和轮密钥加四个步骤,设计以七次轮函数循环为核心的轻量型AES加密算法;最后,通过字节填充和矩阵旋转两个操作对过往不同类型的浮空器平台飞行数据进行预处理,并将预处理后的数据作为明文数据源输入对传输方案进行测试和分析,验证了轻量型AES加密算法的安全性和有效性。实验结果表明,该算法与AES加密算法相比,在保证数据安全传输的同时提高了算法运行速度,可以较好地应用于浮空器平台。     

AES算法优化及其在ARM上的应用

提出一种高级加密标准(AES)算法的优化方案,适合在ARM处理器上运行长度均为128位的明文和密钥。将输入的明文和密钥按列优先原则排列成4×4的状态矩阵。对列混合、逆列混合以及密钥扩展进行优化,采用轮打开方式和轮不打开方式在S3C2440平台上实现该算法。结果表明,该算法可以在ARM上高效运行,并占用较少的ROM空间。     

AES算法的分析与实现

Rijndael算法是美国21世纪先进加密标准（AES）。文中介绍了AES算法的基本结构及其加解密的流程;在此基础上,使用VC＋＋6．0编程实现了192位的AES加解密算法,并对其加解密结果进行充分验证,收到良好效果。     

基于小型FPGA的快速AES算法研究

AES算法在实时数据加密中的应用对其处理速度及在FPGA中实现的功耗和成本提出较高要求。针对上述情况,介绍一种基于小型FPGA的快速AES算法的改进方法,通过微处理器完成AES算法中的密钥扩展运算,同时采用共享技术实现加密和解密模块共享同一密钥。实验结果表明,该方法可有效提高处理速度,节省FPGA资源,降低芯片功耗。     

基于FPGA的AES加/解密算法的可重构设计

高级加密标准(AES)的传统实现方法是对加/解密算法进行单独设计,占用了过多的硬件资源。该文在分析AES加/解密算法机理的基础上,介绍了算法各模块的设计方法,通过分析提取了加/解密算法之间存在的共性,给出算法的可重构设计实例。通过FPGA仿真验证,该方案与传统设计方案相比,减少了资源的消耗。     

对AES算法硬件实现的面积优化的研究

本文从AES算法入手,对有效缩减面积的多类硬件实现方法设计进行了研究.这些方法主要有三类:对单独的层(layer)分别进行优化;将相邻的层组合在一起进行优化;将加解密的相关模块集成优化.最后,基于SMIC0.18CMOS工艺,提出了一种有效缩减面积的设计,在满足实用要求的情况下,该设计有效的减少了芯片的面积.     

基于十进制改进的AES算法研究

为使AES算法能在低端设备上应用,且适用于十进制数加密,通过对十进制加密原理和随机加密算法的深入研究,发现在AES中加入随机变量,并适当的修改AES,如:将AES中字节移位改为随机算法用字节交换,随机加密部分用字节交换与四种加密运算,可以有效的提高加解密速度。该文的重点也在于此。经检验,该算法加密强度和AES相当,却适应于十进制数的加密。     

改进的AES算法在智慧住区门户中的应用与实现

智慧住区信息门户系统中包含着大量及涉及居民生命财产安全的敏感数据,为了保证这些数据的保密性,采用优化的AES加密算法对这些数据进行加密,在保证数据安全的同时,减少了加密时间,从而减少了通信延时,提高了系统的性能.分析了高级加密标准AES的原理和加解密流程,针对AES算法加解密过程耗时相差较大的问题,在列混合和逆列混合运算时采用有限域GF（2^8）上最简形式的矩阵,减少了解密过程的运算量,使加解密过程耗时差减少了.在此基础上对加解密过程进行了合并优化,在保证加密速度的同时,减少了算法所占用的存储空间.在Visual Studio 2010平台上,使用C语言实现了几种AES优化算法在智能家居中的应用,结果显示,所提的优化算法有较高的执行效率,并占较少的存储空间.     

分组密码AES的优化与设计

AES是现有的一种抗攻击能力强、加密速度快以及可移植性好的加密算法。在FPGA上实现AES算法可以更快地处理数据。为了提高整体系统的运行速度,在优化设计中采用全流水的技术来实现算法,并对S-box进行优化。S-box是AES算法中唯一的非线性单元,在进行加密、解密尤其是在字节替换过程时,需要分别执行S-box和逆S-box,一般使用查表来进行操作,这样会占用大量的资源,所以对S-box进行优化是对整个算法优化的最重要的步骤。最终使用Modelsim对设计结果进行仿真然后使用Quartus进行总体综合。     

AES的高性能硬件设计与研究

分析了高级加密标准算法（AES）的原理，并在此基础上对AES的硬件实现方法进行研究，用硬件设计语言（Verilog HDL）描述了该算法的基本过程和结构。完成了分组长度为128比特的AES加／解密芯片设计。仿真结果表明，在时钟频率为25MHz前提下，加／解密速度达3Gbit／sec。处理速度达到世界领先水平。