基于CMOS工艺的高线性度宽带放大器芯片设计

CMOS工艺具有显著的成本与集成优势,单片射频微波芯片成为当前研究的重点。本文设计了一种基于CMOS 0.18μm工艺的高线性度宽带放大器芯片,该放大器满足P波段、L波段及S波段射频综合(通信、雷达、电子战)系统应用。放大器芯片相对带宽达100%,整体性能良好,具有较高的增益,很高的线性度和饱和输出功率,良好的匹配特性,较低的噪声系数以及较好的反向隔离度。芯片具有较高的成本优势及实用价值,对于当前工艺节点有一定设计难度。本文分别对宽带放大器芯片中各个模块的设计进行了分析,并讨论了级间匹配及系统集成。通过芯片测试结果验证了理论分析的正确性及芯片的优越性。     

CMOS双带低噪声放大器

描述了基于CMOS工艺的双带低噪声放大器的设计,其目的是用单个低噪声放大器取代双带收发机(如符合IEEE 802.11a和802.11b/g标准的WLAN)中的两个单独的低噪声放大器.讨论了输入功率和噪声的双带同时匹配以及负载对增益的影响.芯片的加工工艺是0.25μm CMOS混合及射频工艺.并总结和分析了芯片的测试结果.     

具有宽带输入匹配性能和高线性度的31.7 GHz CMOS基毫米波低噪声放大器

本文基于CMOS工艺设计了一种工作于31.7GHz具有良好输入匹配性能和线性性能的低噪声放大器。宽带输入匹配性能的实现基于一种简单的LC网络的组合,使得S11的曲线在-10dB以下出现1个以上的凹谷。为了获得输入阻抗Zin与负载的关系,文中分析了匹配电路的原理,确定了影响Zin的关键因素。文中着重对Zin和负载配置的关系进行了深入探讨,这在以往并未引起太多关注。此外,本文使用级联矩阵建立了输入级噪声模型而非使用传统的噪声理论,这样一来,Zin和NF便可以用统一的公式进行计算。线性分析在本文也有所涉及。最后,本文设计了一个低噪声放大器加以验证。芯片测试结果表明本文设计的低噪声放大器具有9.7dB的功率增益,S11在频率高于29GHz的仪器量程范围内全部在-10dB以下。测得的输入1dB压缩点和3阶交调点分别为-7.8dB和5.8dB。低噪声放大器的制造采用90 nm射频CMOS工艺,包括焊盘在内整个芯片的尺寸为755 um x 670 um。电路在1.3 V电压下的耗散功率为24 mW。     

利用Cadence设计COMS低噪声放大器

结合一个2.4 GHz CMOS低噪声放大器(LNA)电路,介绍如何利用Cadence软件系列中的IC 5.1.41完成CMOS低噪声放大器设计.首先给出CMOS低噪声放大器设计的电路参数计算方法,然后结合计算结果,利用Cadence软件进行电路的原理图仿真,并完成了电路版图设计以及后仿真.仿真结果表明,电路的输入/输出均得到较好的匹配.由于寄生参数,使得电路的噪声性能有约3 dB的降低.对利用Cadence软件完成CMOS射频集成电路设计,特别是低噪声放大器设计有较好的参考价值.     

零中频UHF RFID接收机中的低噪声放大器设计

介绍了一个基于0.18μm标准CMOS工艺,可用于零中频UHF RFID(射频识别)接收机系统的900MHz低噪声放大器.根据射频识别系统的特点与要求对低噪放的结构、匹配、功耗和噪声等问题进行了权衡与分析,仿真结果表明:在1.2V供电时放大器可以提供20.8dB的前向增益,采用源端电感实现匹配并保证噪声性能,噪声系数约为1.1dB,放大器采用电流复用以降低功耗,每级电路从电源电压上抽取10mA左右的工作电流,并使反向隔离度达到-87dB.放大器的IP3为-8.4dBm,1dB压缩点为-18dBm.     

CMOS双带低噪声放大器

描述了基于CMOS工艺的双带低噪声放大器的设计,其目的是用单个低噪声放大器取代双带收发机(如符合IEEE 80 2 .11a和80 2 .11b/g标准的WL AN)中的两个单独的低噪声放大器.讨论了输入功率和噪声的双带同时匹配以及负载对增益的影响.芯片的加工工艺是0 .2 5μm CMOS混合及射频工艺.并总结和分析了芯片的测试结果     

低功耗高增益CMOS LNA的设计

设计了一种完全可以单片集成的低功耗高增益CMOS低噪声放大器(LNA).所有电感都采用片上螺旋电感,并实现了片上50 Ω的输入阻抗匹配.文中设计的放大器采用TSMC0.18 μmCMOS工艺,用HSPICE模拟软件对其进行了仿真,并进行了流片测试.结果表明,所设计的低噪声放大器结构简单,极限尺寸为0.18 μm,当中心频率fo为2.4 GHz、电源电压VDD为1.8 V时其功率增益S21为16.5 dB,但功耗Pd只有2.9 mW,噪声系数NF为2.4 dB,反向隔离度S12为-58 dB.由此验证了所设计的CMOS RF放大器可以在满足低噪声、低功耗、高增益的前提下向100 nm级的研发方向发展.     

基于TSMC 0.18μm RF CMOS工艺的1.2 GHz LNA的设计和仿真

针对射频接收机芯片中的低噪声放大器(Low-Noise Amplifier,LNA)电路在工作时要求拥有更小的噪声系数和更好的隔离度等问题,采用TSMC 0.18μm RF CMOS工艺结合共源共栅结构设计了一款低噪声放大器,在导航接收机中主要用来接收GPS L2频段信号和BDS B2频段信号。通过对器件尺寸的计算和选择,使得电路具有良好的噪声性能及线性度。利用Cadence软件中Spectre对所设计的电路进行仿真。得到仿真结果为:LNA在1.8 V电源电压下,功耗为4.28 mW,功率增益为18.51 dB,输入回波损耗为38.67 dB,输出回波损耗为19.21 dB,反向隔离度S_(12)为-46.91 dB,噪声系数(Noise Figure,NF)为0.41 dB,输入1 dB压缩点为-11.70 dBm,输入三阶交调点为-1.50 dBm。     

UHF RFID阅读器中的堆叠式CMOS LNA设计

提出了一种基于0.25μm标准CMOS工艺,可用于UHF RFID（超高频射频识别）阅读器前端的低噪声放大器。根据低噪声放大器的匹配、噪声和增益分析,结合射频识别系统的理论计算,提出堆叠器件的电路结构达到电流复用,以降低功耗并保证增益。测试结果表明,在2.5 V供电时,放大器可以提供约26.3 dB的前向增益,噪声系数约为1.9 dB,放大电路从电源电压上抽取5.8 mA左右的工作电流,反向隔离度达到-40 dB,放大器的IIP3约为-15 dBm。     

双极晶体管LNA的分析与设计

低噪声放大器（LNA）在射频系统中是作为接收端的前端，其增益、噪声、非线性、匹配等性能对整个接收机至关重要。随着现代通信电子技术的发展，迫切需要低噪声、高增益、低偏置、小体积的射频放大器。我们利用Ansoft的设计软件designer，设计了用于1．5GHz的低噪声放大器，器件选用Philip公司的BFG425W双极晶体管，文章主要从共发LNA电路的噪声分析入手，通过对电路的分析与仿真，对其参数进行了优化，最后提出了几点改进的措施。     

Ultra-low power LNA design technique for UWB applications

In this paper, a design technique to improve low noise amplifier (LNA) performance is proposed. This technique is based on a new operating parameter (OP) of MOSFETs for radio frequency (RF) applications. This technique is used to optimize low noise amplifier (LNA) parameters for Ultra-Wideband (UWB) applications. The presented methodology predicts the optimum biasing point to maximize LNA performance. Simulation results show that the proposed methodology can increase the figure of merit (FoM) by 70% compared to traditional methodologies, without having a significant effect on either noise figure (NF) or linearity characteristics.     

5.6GHz CMOS低噪声放大器设计

分析了一种射频COMS共源-共栅低噪声放大器的设计电路,采用TSMC 90nm低功耗工艺实现。仿真结果表明:在5.6GHz工作频率,电压增益约为18.5dB;噪声系数为1.78dB;增益1dB压缩点为-21.72dBm;输入参考三阶交调点为-11.75dBm。在1.2V直流电压下测得的功耗约为25mW。     

5~6 GHz限幅低噪声放大器的研制

采用GaAs增强型pHEMT工艺,将限幅器和低噪声放大器集成在同一衬底,设计了一款用于5~6 GHz的限幅低噪声放大器。限幅器采用PIN二极管进行设计,低噪声放大器采用并联负反馈、源级电感负反馈以及电流复用结构,减小功耗的同时改善了增益平坦度和稳定性。测试结果表明,在工作频带内,限幅低噪声放大器的增益为27±0.2 dB,噪声系数为1.1~1.3 dB,总功耗为240 mW,耐功率大于46 dBm(2 ms脉宽,30%占空比),芯片尺寸为3.3 mm×1.3 mm。     

基于复平面圆图的射频放大器分配方案研究

基于复平面圆图提出了一种射频放大器的分配方案。分析了射频放大器的特性,指出增益、驻波比和噪声多个性能参数不能同时达到最优,给出了单项参数达到最优的条件,提出了提高综合性能的方案。仿真结果表明,输入与输出端交叉耦合,输入和输出匹配网络的等效增益可以大于1,驻波比越小增益越大,噪声系数受失配限制的影响,失配越小,噪声系数越大。与仿真结果的对比表明,该方案能有效分配性能指标,可为射频放大器设计提供参考。     

宽频带低噪声放大器设计

采用Lange耦合器的宽频带特性设计L／S波段平衡式低噪声放大器电路,并通过仿真设计软件对放大器的工作频带、噪声系数、增益及输入、输出驻波比等几个重要指标进行优化。最后设计的放大器在1．2～2．5GHz频率范围内增益为33～35dB,噪声系数不大于1dB,输入输出驻波比小于1．5,达到了预定的技术指标要求,性能良好。     

射频集成电路测试技术研究

射频集成电路(RFIC)是无线通信、雷达等电子系统中非常关键的器件，由于其高频特点，准确评估RFIC的性能具有相当的难度。文章以射频低噪声放大器(LNA)为例，运用微波理论，分析了RFIC典型参数，如S参数、带宽、PldB、OIP3以及噪声系数等的测试原理和测试方法，并对影响RFIC性能测试的主要因素进行了分析。最后，给出了一种LNA电路的测试结果。     

Analysis and optimization of the impact of channel resistance on CMOS LNA noise performance

The intrinsic channel resistance, which is caused by the finite charging time of the carriers in the inversion layer, has remarkable impact on RF CMOS circuits, especially low noise amplifier (LNA), the first block of receiver. The impact of channel resistance on the noise performance of LNA is thoroughly studied and analyzed in this paper, and then new formulae are proposed systematically. Moreover, revised noise figure optimization technique is presented. All of this work will be very instructive for the design of high performance LNA.     

CMOS射频集成电路的现状与进展

随着低功耗、可移动个人无线通信的发展和CMOS工艺性能的提高,用CMOS工艺实现无线通信系统的射频前端不仅必要而且可能.本文讨论了用CMOS工艺实现射频集成电路的特殊问题.首先介绍各种收发器的体系结构,对它们的优缺点进行比较,指出在设计中要考虑的一些问题.其次讨论CMOS射频前端的重要功能单元,包括低噪声放大器、混频器、频率综合器和功率放大器.对各单元模块在设计中的技术指标,可能采用的电路结构以及应该注意的问题进行了讨论.此外,论文还讨论了射频频段电感、电容等无源器件集成的可能性以及方法.最后对CMOS射频集成电路的发展方向提出了一些看法.     

应用于S波段AESA的射频收发前端设计

采用0．18μm Si RFCMOS工艺设计了应用于s波段AESA的高集成度射频收发前端芯片。系统由发射与接收前端组成,包括低噪声放大器、混频器、可变增益放大器、驱动放大器和带隙基准电路。后仿真结果表明,在3．3V电源电压下,发射前端工作电流为85mA,输出ldB压缩点为5．0dBm,射频输出在2～3．5GHz频带内电压增益为6．3～9．2dB,噪声系数小于14．5dB;接收前端工作电流为50mA,输入1dB压缩点为-5．6dBm,射频输入在2～3．5GHz频带内电压增益为12—14．5dB,噪声系数小于11dB;所有端口电压驻波比均小于1．8：芯片面积1．8×2．6mm0。     

900MHz 低噪声功率放大器的仿真设计

低噪声放大器的特点是噪声系数小而输出功率较小,功率放大器的特点是输出功率较大而噪声系数较大。为了实现噪声系数小而输出功率较大的放大器,本文结合低噪放和功率放大器的设计方法,设计了一种用于谐波雷达发射机的低噪声功率放大器,该放大器由两级放大器组成,前级主要实现低噪声功能,后级主要实现功率增益。通过优化仿真设计,该放大器达到了比较理想的结果,具有良好的线性度和二次谐波抑制能力。