BICM-ID中的一种复合型Turbo均衡

传统的接收机中均衡器和信道译码器是相互独立的,Turbo均衡是一种联合均衡和译码技术,通过迭代,在均衡器和译码器之间交换外信息,从而获得更好的性能.针对BICM-ID系统的均衡问题,将Turbo均衡中的SIC(软干扰抵消)算法做修正后应用到基于硬判决的BICM-ID系统中,并将其与MAP(最大后验概率)算法结合,提出一种复合型Turbo均衡算法.仿真结果表明,在不同衰落程度的ISI信道中算法均能有效收敛,且系统均衡后性能随着信噪比的增加越来越接近AWGN下性能.     

基于最小均方误差的单载波系统低复杂度频域迭代均衡

针对单载波频域均衡(SC-FDE)系统中迭代块判决反馈均衡(IBDFE)算法随迭代次数增加运算复杂度迅速提高的问题,提出了一种低复杂度频域迭代均衡算法。利用均方误差(MSE)准则对检测点误差信号进行分析,对确定的信道增益每次迭代的滤波器系数为定值,并通过在帧结构插入特殊字序列UW作为循环前缀来减小系统开销。理论分析和仿真实验结果表明:本文算法在较高信噪比下比传统的线性均衡性能更好,而在相同迭代次数时接近IBDFE算法性能且比IBDFE算法复杂度大大降低。     

用于水声相干通信系统的联合迭代均衡和译码算法

采用串行级联网格编码调制(SCTCM)技术,高效利用带宽受限的水声信道带宽.同时,为了克服水声信道时变多途衰落,消除码间干扰,运用Turbo迭代原理构建多通道自适应均衡器和SCTCM译码器联合迭代算法.在联合迭代均衡和译码(JIED)算法中,均衡器和译码器通过迭代的方式,交换数据符号的软信息来改善均衡器的性能,从而实现高速、可靠的数据传输.计算机仿真结果表明,使用上述体制的水声通信系统,在高效利用水声信道带宽的同时,利用译码器提供的译码增益,提高了均衡器的数据处理能力,通信系统接收数据的误码率降低了两个数量级.     

一种新型低复杂度的Turbo TCM迭代均衡译码结构及算法

提出了一种新型低复杂度的Turbo TCM(TTCM)迭代均衡译码结构,用交织器和解交织器将软输入软输出(SISO)的均衡器与基于符号的TTCM译码器级联起来进行迭代均衡译码,这样不但可获得较高的频带利用率,而且可消除限带信道中的码间干扰(ISI)．在接收端,采用基于最小均方误差的线性均衡器(MMSE-LE)代替基于最大后验概率(MAP)均衡器,这样可大大降低系统的复杂度．通过仿真表明,这种低复杂度的TTCM迭代均衡译码系统的性能可接近于高斯信道下TTCM系统的性能．     

级联编码MIMO系统的迭代检测算法

针对BCH-LDPC级联编码的MIMO系统,提出一种外码译码反馈联合迭代检测译码算法。该算法在迭代检测译码结构的基础上,引入外码硬判决译码反馈。MIMO检测器利用反馈的硬判决信息,经过映射处理后用于更新检测器的检测列表,以减小迭代检测译码算法的运算量。同时,利用外码译码结果直接计算部分LDPC码译码初始信息,提高软信息的可靠性,从而提高系统性能。仿真结果表明,与迭代检测译码算法相比,所提算法能够使处理一帧数据时的平均检测次数减少57.1%,从而降低算法运算量。同时由于外码译码反馈的引入,所提算法至少能够获得0.2 d B性能增益。     

改进的短波信道数据引导均衡算法研究(英文)

针对短波信道数据引导均衡算法(data-directed equalization algorithm,DDEA)存在的问题,即必须以一帧数据内信道恒定为前提假设,且在均衡器和译码器之间只能传递硬判决信息,提出两种改进的DDEA均衡算法,分别从不同角度对此加以解决。所提可变信道系数的DDEA算法无须假设一帧数据内信道系数恒定,而允许在每个采样间隔信道系数都是变化的。所提DDEA-Turbo均衡算法能通过在信道估计器、均衡器和译码器之间传递软判决信息,将均衡器和译码器联合起来进行迭代。仿真结果表明,两种改进算法相较于传统的DDEA算法在性能方面都有不同程度的提高,但有分析显示,这种性能的提高须以增加复杂度为代价。     

LDPC码与RS码的联合迭代译码

针对LDPC码与RS码的串行级联结构,提出了一种基于Chase的联合迭代译码方法。软入软出的RS译码器与LDPC译码器之间经过多次信息传递,性能可以逼近最大似然译码。模拟结果显示:AWGN信道下这种基于Chase的RS码与LDPC码的联合迭代译码方案可以获得约0．5 dB的增益。     

用于水声通信系统的迭代接收算法

提出一种基于频域最小均方误差(MMSE)均衡器、信道估计器和卷积码译码器,运用Turbo迭代原理构建用于单载波水声点对点通信的迭代接收算法.该迭代接收算法,引入频域均衡处理来降低多通道均衡处理复杂性,利用译码器提供的软信息来改善均衡器和信道估计器自身的性能,从而使用较少的接收阵元实现高速、可靠的数据传输.基于实测的声速抛面曲线(SSP)和有限元声线跟踪(Bellhop)方法模拟的水声信道脉冲响应用于算法性能的验证.仿真结果表明,使用上述体制的水声通信系统,利用译码器提供的增益来提高系统性能的同时,接收阵元的数量进一步减少,满足构建水下通信网节点的要求.     

多元LDPC码的动态扩展最小和译码算法

多元LDPC码采用扩展最小和(EMS)算法进行译码时,若消息向量长度取值过小,则性能相对其采用多元和积算法(QSPA)有很大损失．针对该问题,提出了一种动态扩展最小和(D-EMS)译码算法．首先,基于Monte Carlo方法研究了消息向量中有效似然值在各GF(q)符号间的分布,得出随着译码迭代次数的增加,有效似然值逐渐集中于少部分符号．因此,D-EMS译码算法先将消息向量长度设为n_m1,一定迭代次数后再将其截短为n_m2,这样译码复杂度可得到有效降低．同时,为了降低译码器实数比较运算复杂度,D-EMS算法校验节点基本步骤采用检泡(BC)算法．复杂度分析和仿真结果表明,在合理的参数设置下,D-EMS算法在有效降低EMS算法译码复杂度的同时,其性能在AWGN和Rayleigh衰落信道下均逼近相应EMS算法,因此可有效应用于基于多元LDPC码的实际通信系统．     

存储紧缩性高速QC-LDPC译码器的FPGA实现

提出了一种高速部分并行准循环低密度奇偶校验码(quasi-cyclic low density parity check codes,QC-LDPC)译码器架构和该架构下的2种紧缩性存储策略,采用将多个相邻行的硬判决码字和外信息压缩到一个存储单元、硬判决待输出码字信息紧缩性存储及相对应的高速译码器架构,不仅减少了用于硬判决码字的存储块的数量,而且可以便于一个时钟周期内对多个数据同时进行访问并处理,从而提高了译码器的数据处理吞吐量。通过采用Xilinx XC4VLX160 FPGA实现CCSDS标准中的LDPC译码器验证了文中提出的这种紧缩性存储策略及其高速译码器架构可以有效地利用FPGA资源来实现高速译码器,实现结果显示该译码器在布局布线后时钟频率可以工作在250 MHz,译码器采用14次迭代,对应2 Gb/s的译码吞吐量。