宇航级集成电路筛选过程质量管控措施

宇航级集成电路作为集成电路中质量保证等级要求最高的一种,其筛选过程中的质量管控要求注定也将最为严格。当前随着对宇航级集成电路的需求量不断增大,宇航级集成电路的供应量紧缺与器件的高可靠质量要求发生了矛盾与冲突。为此,加强宇航级集成电路的筛选过程质量管控,制定相应的质量管控措施应作为各单位检验部门的工作重点。通过对宇航级集成电路筛选过程要求的分析与归纳,总结出了宇航级集成电路筛选过程中的质量管控措施,可以更好地指导宇航级集成电路检验的相关工作,为未来中国实现航天科技强国目标奠定坚实的基础。     

亚宇航级集成电路详细规范的制订与技术水平分析

本文介绍了亚宇航级集成电路详细规范的确认原则及其特点,并对亚宇航级和宇航级进行了比较和分析,对于国内有关部门了解和编制亚宇航级集成电路详细规范,提高军用集成电路质量可靠性及标准化技术水平有一定的参考价值。     

国外混合集成电路的发展概况及特点

本文扼要介绍国外混合集成电路的市场规模、技术和产品发展趋向以及行业特点,以便读者对国内的情况进行比较和研究。     

现代混合集成电路

本文扼要论述了微电子电路和现代混合集成电路。     

混合集成电路技术升级

越来越多、越来越小的便携式电子设备正在刺激混合集成电路市场的增长,而混合集成电路在消费电子设备、电信设备、计算机及其外设领域应用的日益扩大,已使制造商之间的竞争变得更为激烈。 生产工艺继续在进展,光刻、多芯片模块(MCM)和表面安装技术为127μm线宽、50.8μm线距的薄膜型和表面组装型混合集成电路的发展铺平了道路。采用小片接合技术已使制造商生产能力提高5倍;为制作更好的蚀刻图形,已用金和铜取代银作金属化材料。     

混合集成电路贯彻国军标的基线问题研究

基线（Baseline)是混合集成电路贯彻国军标中的一个重要概念，基线是“规定的数量或质量，作为以后工作的起始点和进展情况的度量依据”。通常用一组经过批准的技术文件来表征，混合集成电路贯彻国军标中的基板反映了生产线工艺，材料，检验，试验，质量控制等的技术状态，是作为生产线认证的一个基准点，基线不宜过高，也不宜过低，适当的基线有益于产品的性能价格比。     

混合集成电路技术发展与展望

混合集成电路(HIC)作为微电子领域的一个重要分支,它的发展得益于军事电子装备的高性能、多功能、小型化和高可靠的要求.文章概要介绍了HIC技术和产品发展现状,简要分析了国内外HIC技术和产品存在的差距,展望了HIC未来发展趋势,最后提出发展我国HIC的目标和建议.     

薄膜混合集成电路关键电阻的确定方法

利用电路的计算机仿真技术对薄膜混合集成电路进行数／模仿真，确定其关键电阻，以便于薄膜多层布线版图设计时对元器件进行合理布局。并对电路的功能微调提供指导。     

CMOS集成电路瞬态电流片外电流传感器电路

瞬态电流(IDDT)测试经常被看作是静态电流(IDDQ)测试的替代或补充,特别在深亚微米技术中,受到越来越多的关注。根据一种基于电荷的瞬态电流片外电流传感器电路,并在其基础上进行改进并对两阶多米诺加法器电路进行仿真实验,实验结果表明,改进后的电路能有效读取集成电路中的瞬态电流,从而实现瞬态电流的测试。     

多晶硅发射极超高速集成电路工艺

报道了具有先进双极关键技术特征的多晶硅发射极集成电路的工艺 ,重点介绍了用难熔金属氮化物 (Zr N )作为新的刻蚀掩模实现器件的硅深槽隔离 ;E- B间自对准二氧化硅侧墙隔离 ;快速热处理实现多晶硅发射区浅结及薄基区 ;E、 B、 C区自对准钴硅化物形成 ,明显地减少串联电阻和双层金属 Al间可靠互联等先进的工艺研究 .用此套工艺技术研制出工作频率达 3.1GHz的硅微波静态分频器实验电路 ,集成度为 6 0 0门的双层金属 Al的ECL移位寄存器电路 ,最高移位频率达 45 0 MHz. 19级环振电路平均门延迟小于 5 0 ps     

混合电路的PCB设计

高速PCB的设计中,混合电路干扰问题的解决是比较棘手的,而这部分电路常常又是系统能否正常工作的关键所在。通过深入分析干扰产生的机理,结合作者在实际设计中的体会,提出了混合电路一般处理原则,并通过两个混合电路的处理实例,给出两种电源和地的处理方案,实践证明,这样有效减小了数模混合电路间的耦合互扰,从而获得了较好的系统整体性能。     

混合集成双频段低噪声放大器的设计

本文主要讨论双频段微波低噪声放大器的设计技术,介绍实现双频段的设计方法及工艺和制作方法.利用这些方法,我们在850±120MHz和3000±120MHz二个频段上实现了低噪声放大.其主要技术指标如下:增益40dB±1dB,噪声系数N_F<1.5,输入驻波比ρ≤2.0,输出驻波比ρ≤1.5.     

Layout-Specific Circuit Evaluation in 3-D Integrated Circuits

In this paper, we describe a comprehensive layout methodology for bonded three-dimensional integrated circuits (3D ICs). In bonded 3D integration technology, parts of a circuit are fabricated on different wafers, and then, the wafers are bonded with a glue layer of Cu or polymer based adhesive. Using our layout methodology, designers can layout such 3D circuits with necessary information on inter-wafer via/contact and orientation of each wafer embedded in the layout. We have implemented the layout methodology in 3DMagic. Availability of 3DMagic has led to interesting research with a wide range of layout-specific circuit evaluation, from performance comparison of 2D and 3D circuits to layout-specific reliability analyses in 3D circuits. Using 3DMagic, researchers have designed and simulated an 8-bit encryption processor mapped into 2D and 3D FPGA layouts. Moreover, the layout methodology is an essential element of our ongoing research for the framework of a novel Reliability Computer Aided Design tool, ERNI-3D.     

混合集成电路内部多余物的控制研究

分析了混合集成电路的内部多余物引入的途径,重点分析和阐述了金属空腔管壳在储能焊封装过程中金属飞溅物形成的原因.通过封装设备和工艺参数的控制以及管座和管帽设计的优化改进,有效控制了金属飞溅物进入封装腔体内部,提高了混合集成电路颗粒碰撞噪声检测(PIND)合格率以及产品的可靠性.     

一种热感集成电路功耗模型及其对动态电压调整技术的影响

提出了一种新型热感功耗模型,该模型能够准确估计出电压调整情况下的功耗和温度.实验结果表明如果忽略热效应,泄漏功耗将会被低估最高达52%.使用电压调整技术对电路的能量消耗和温度进行协同优化时,两者具有不一致的优化方向.温度是未来集成电路发展的一个重要限制因素,而温度优化方法可以降低电路温度最高达12℃,同时其能耗的增长低于最优解的1.8%.