基于130 nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.     

抗辐照SOI256kB只读存储器的ESD设计

ESD设计技术已成为业界提升SOI电路可靠性的一个瓶颈技术。文章介绍了一款具有抗辐照能力、基于SOI／CMOS工艺技术研制的容量为256kB只读存储器电路的ESD设计方案。结合电路特点详细分析了其ESD设计的难点,阐述了从工艺、器件和电路三个方面如何密切配合,进行SOI电路ESD设计的分析思路和解决方法。电路基于0．8...     

0.6μm SOI NMOS器件ESD性能分析及应用

ESD设计是SOI电路设计技术的主要挑战之一,文章介绍了基于部分耗尽0.6μm SOI工艺所制备的常规SOI NMOS器件的ESD性能,以及采用改进方法后的SOI NMOS器件的优良ESD性能。通过采用100ns脉冲宽度的TLP设备对所设计的SOI NMOS器件的ESD性能进行分析,结果表明：SOI NMOS器件不适合...     

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。     

深亚微米SOI工艺ESD防护器件设计

在集成电路设计领域,绝缘体上硅(SOI)工艺以其较小的寄生效应、更快的速度,得到广泛应用.但由于SOI工艺器件的结构特点及自加热效应(SHE)的影响,其静电放电(ESD)防护器件设计成为一大技术难点.当工艺进入深亚微米技术节点,基于部分耗尽型SOI(PD-SOI)工艺的ESD防护器件设计尤为困难.为了提高深亚微米SOI...     

SOI集成电路的ESD保护技术研究进展

近年来，随着SOI技术的快速发展，SOI集成电路的ESD保护已成为一个主要的可靠性设计问题。介绍了SOI ESD保护器件方面的最新进展，阐述了在SOI ESD保护器件设计和优化中出现的新问题，并进行了详细的讨论。     

部分耗尽SOI ESD保护电路的研究

为了解决SOI技术的ESD问题,我们设计了一种适用于部分耗尽SOI的栅控二极管结构的ESD保护电路,并进行了ESD实验.通过实验研究了SOI顶层硅膜厚度、栅控二极管的沟道长度和沟道宽度,限流电阻以及电火花隙等因素对保护电路抗ESD性能的影响,我们发现综合考虑这些因素,就能够在SOI技术上获得良好的抗ESD性能.     

CMOS/SOI 64-kB SRAM抗ESD实验

设计了一种SOI栅控二极管结构的ESD保护电路，并将其应用到64 kB SRAM电路上，进行了管脚摸底实验和电路的整体抗静电实验。通过实验，研完了ESD保护电路各项参数对ESD性能的影响。实验结果表明，这种结构的ESD保护电路的抗ESD能力达到了设计要求。     

一种用于双极电路ESD保护的SCR结构

针对目前双极电路的ESD保护需求,结合双极电路的特点和制造工艺,设计了一种可控硅整流器(SCR)结构.使用器件仿真工具MEDICI,对器件的结构参数进行了优化设计,得到的ESD电压大于3 kV,很好地满足了设计要求.     

纳米集成电路的静电放电防护

综述了纳米集成电路片上(On-Chip)静电放电防护(ESD)的研究现状;结合自身流片数据,阐述其ESD防护机理和设计要点。从器件ESD防护机理入手,逐步深入分析阐述了纳米集成电路的新特征、纳米器件的失效机制以及基于体硅CMOS工艺和SOI工艺的基本ESD防护器件。在此基础上,对纳米集成电路ESD主要热击穿失效的热量产生机制、热耗散问题,以及边界热电阻对ESD防护带来的影响进行了分析,提出了利用纵向散热路径和工艺整合方案来提高纳米集成电路中ESD防护器件鲁棒性的有效措施。     

ESD protection strategies in advanced CMOS SOI ICs

This paper represents a part of the ESREF 2007 tutorial on the design of IC protection circuits built with advanced deep sub-micron CMOS silicon-on-insulator (SOI) technologies. The tutorial covers fundamental aspects of active rail clamp Electrostatic Discharge (ESD) protection approach to meet the human body model (HBM), machine model (MM), and charged device model (CDM) requirements in SOI ICs. The paper focuses on 65 nm SOI ESD protection network and design methodology including both device and circuit level characterization data. It compares pulsed measurement results of SOI MOSFETs and diodes to bulk devices. It also introduces a response surface method (RSM) to optimize device sizes in the ESD networks.     

ESD reliability and protection schemes in SOI CMOS output buffers

The electrostatic discharge (ESD) protection capability of SOI CMOS output buffers has been studied with Human Body Model (HBM) stresses. Experimental results show that the ESD voltage sustained by SOI CMOS buffers is only about half the voltage sustained by the bulk NMOS buffers. ESD discharge current in a SOI CMOS buffer is found to be absorbed by the NMOSFET alone. Also, SOI circuits display more serious reliability problem in handling negative ESD discharge current during bi-directional stresses. Most of the methods developed for bulk technology to improve ESD performance have minimal effects on SOI. A new Through Oxide Buffer ESD protection scheme is proposed as an alternative for SOI ESD protection. In order to improve ESD reliability, ESD protection circuitries can be fabricated on the SOI substrate instead of the top silicon thin film, after selectively etching through the buried oxide. This scheme also allows ESD protection strategies developed for bulk technology to be directly transferred to SOI substrate.<>     

SOI材料片缺陷研究

SOI材料天然具有抗瞬时辐射的能力,文章介绍了SOI(绝缘体上硅)两类不同材料片SIMOX(注氧隔离法)SOI和Bonded Smart-Cut(智能剥离法)SOI的生产工艺流程。针对SOI材料片的特殊结构——顶层硅/埋氧绝缘层/衬底结构——对各个层次的缺陷进行详细的介绍,并对其在半导体工艺中产生的影响做了深入的阐述。结合目前实际工艺生产线的情况,将SOI材料片的检测分为两大类:可直接测试的表面及内部缺陷;间接的材料性能特征检测。同时提供了大量SOI材料片可行的测试原理,为工艺线SOI材料片缺陷检验提供了有效的方法。     

EOS/ESD reliability of partially depleted SOI technology

A model for predicting the electrostatic discharge (ESD) protection level of PD-SOI MOSFETs and diodes is presented along with data to support the model. The form of the model is compatible with circuit simulators. An important design rule for layout of multifinger SOI ESD protection MOSFETs has been derived from the model. We present experimental data to support this design rule     

SCR-based ESD protection in nanometer SOI technologies

This paper introduces an SCR-based ESD protection design for silicon-on-insulator (SOI) technologies. SCR devices or thyristors, as they are sometimes better known, have long since been used in Bulk CMOS to provide very area efficient, high performance ESD protection for a wide variety of circuit applications. The special physical properties and design of an SOI technology however, renders straightforward implementation of an SCR in such technologies impossible. This paper discusses these difficulties and presents an approach to construct efficient SCR devices in SOI. These devices outperform MOS-based ESD protection devices by about four times, attaining roughly the same performance as diodes. Experimental data from two 65 nm and one 130 nm SOI technologies is presented to support this.