AES算法的硬件实现分析与设计

分析了AES算法的结构特点,对算法的不同硬件实现方式进行了对比分析,分析结果表明,不同的实现方式在算法应用模式支持、运行频率、资源占用、吞吐量方面各有优缺点,需要根据具体应用需求采用合适的实现方式。对AES算法不同实现方式的分析以及提出的设计结构对于其他类似的分组密码算法实现也具有参考价值。     

一种道路识别算法的硬件设计与实现

车辆视觉导航算法的硬件实现具有实际意义,是目前的研究热点之一;为克服传统算法硬件设计实现比较复杂、调试困难、对设计人员要求较高等缺点,对基于高级语言的复杂算法硬件设计实现方法进行了研究;分析了基于Handel-C语言的道路识别算法FPGA硬件设计与实现过程,并进行了实验验证;实验结果表明,和目前采用的VHDL语言等设计方法相比,该方法具有设计灵活、开发周期短、资源利用合理等优点,同时易于软硬件协同设计.     

一种迷宫机器人的设计与实现

本文介绍了一种迷宫机器人硬件系统各个模块的实现,并给出了程序与算法设计方案。实践表明该设计基本满足迷宫竞赛的要求。     

基于FPGA的细粒度并行K-means算法加速器的设计与实现

本文在深入分析K-means算法计算特征的基础上,基于FPGA平台提出并实现了一种细粒度的并行浮点K-means算法。设计采用了阵列多PE并行处理的任务划分策略,实现了处理单元间的负载平衡,采用数据驱动的流水线隐藏片外存储访问,设计了一种基于脉动阵列结构的主从多PE并行计算阵列,并在单片FPGA(XC5VLX330)上成功集成了4个PE。实验结果表明,我们提出的K-means算法加速器结构具备良好的可扩展性。通过实验测试,我们的实现方案相对于Pentium 4 2.66 GHz单处理器程序达到了15倍的加速比。     

并行遗传算法的FPGA硬件实现研究

提出基于FPGA的并行遗传算法的硬件实现系统,从硬件实现角度提高遗传算法的收敛速度.硬件系统划分4个子系统,每个子系统同步而单独地运行一个群体大小为M的简单遗传算法,在简单遗传算法每代结束时,总控制器从4个子系统中选取1个最佳个体,然后复制到与其物理相邻的2个子系统中,实现子系统之间的信息交换.每个子系统采用5段流水线处理技术,即将子系统划分为解码操作、适应度计算、预选操作、随机地址比例选择操作以及交叉-变异操作5个单元.为了解决各段速度瓶颈,适应度计算采用4个具有加速模块的NiosⅡ处理器,预选操作采用M个取整电路,交叉-变异操作采用1个交叉部件和1个变异部件,解码操作采用2个解码部件的内部并行处理方式.用遗传算法标准测试函数Ⅱ测试该硬件系统,实验数据表明,由FPGA硬件实现的并行遗传算法同由软件实现的遗传算法相比,收敛速度大幅度提高,约2个数量级.     

一种基于IC卡仪表系统的Rijndael改进算法及硬件实现

本文根据IC卡仪表系统的实际需求,提出了一种基于Rijndael算法的改进算法,并针对该改进算法的实现问题进行了深入的研究。通过使用动态密码对明文的修补,使其密文长度与明文长度相等。同时,本文基于可编程专用集成电路（ASIC）和VHDL语言,在对接口单元、控制单元、密钥调度模块和加／解密模块分析设计的基础上,给出了用现场可编程门阵列（FPGA）实现该改进算法的一种方案。     

一种自然语言理解中语法分析的算法设计与实现

自然语言理解是人工智能的一个重要分支。首先阐述了自然语言理解处理的不同层次;其次,分析了自然语言理解中语法的内涵;同时,介绍了一种自然语言理解中语法分析的算法,即采用适合于分析与生成的自顶向下分析算法的设计和实现。     

一种高效率的多天线信号检测方案的设计与实现

为了满足现代无线通信系统对于信号检测环节高吞吐、低资源消耗的设计需求,针对现有方案从组合逻辑、数据处理能力、模块耦合度等方面进行优化并提出一种高效率的多天线信号检测方案。该方案结构精简、易于流水线实现,结合DDR3高速读写数据的优势并采取基于AXI4-Stream接口封装的技术,极大地提高了检测环节的数据处理效率。以ZYNQ-7100为硬件平台,通过仿真验证了该方案的准确性及优越性。该方案为现有LTE-A系统基带核心处理部分提供了解决方案,同时对其他信号检测类产品IP的设计也有一定参考意义。     

一种高速的条件跳转指令硬件实现

条件跳转指令是处理器常用的一种指令,循环是条件跳转指令应用的主要领域之一.条件跳转指令是否能够高效实现,制约了循环的效率.而循环寻址的引入又进一步增加了该类指令实现的复杂性.针对一种广泛应用于循环的条件跳转指令的特性,讨论了该特性的布尔代数的数学性质,基于该数学特性提出一种高速的条件判断逻辑结构,并针对循环寻址的特性对该结构进行扩展.实验结果表明该结构具有较高的效率以及结构上的稳定性.     

一种基于dwt域图像数字水印算法的设计与实现

基于dwt域图像数字水印算法,可以有效的对原始的数据载体进行保护。与传统的算法相比,它在鲁棒性、抗剪切方面的性能较强,因此在数据保护中显现出了独特的优势,通过对其原理与模型构建的分析,可以发现其优势所在,分析其优劣,可以更好的将基于dwt域图像数字水印算法应用到实践中去。在未来的算法发展中还要对基于dwt域图像数字水印算法进行不断的完善,使其在数据图像等信息的安全保护上发挥更重要的作用。     

基于循环平稳性的约束自适应时延估计

在考虑通道非平稳干扰信号和平稳噪声影响的基础上,提出一种基于循环平稳性的约束自适应时延估计算法,对该算法的时延估计性能进行收敛性分析。该算法利用信号的循环平稳性有效地抑制干扰和噪声的影响,适用于空间相关噪声的情形,在低信噪比的情况下可以准确地直接估计非整数倍采样间隔的时延,大幅减少插值法的计算量。仿真结果验证了该算法的有效性。     

一种新的高分辨时延估计算法

多径分量重叠衰落下的精确时延估计对很多系统而言都非常重要,对于定位技术更是如此。近来,MUSIC算法被用来估计信道测量中的多径时间弥散参量,还被用于频域室内几何定位,且性能优于基于IFFT的时域分析。本文首先讨论了MUSIC算法应用于带限脉冲时延估计时存在的问题,针对该问题提出了一种带滑动窗解卷积的、基于MUSIC算法的新的时延估计器,最后将这一算法通过计算机仿真与其它算法作了对比分析。     

基于二次相关的时延估计方法

在研究广义相关时延估计方法和二次相关时延估计方法的基础上，将自相关和互相关结合起来，分别对不同噪声背景下的平稳窄带信号进行了时延估计，从理论上指出了二次相关法的可行性及其适用条件。实验仿真的结果表明，与一次相关法相比较，二次相关法可在更低信噪比的情况下，取得较高的时延估计精度。     

基于遗传算法的非线性系统时变时滞的在线估计方法

针对系统输入带有纯时滞的一类非线性系统,选择有限点的的输出误差的平方和构成适应度函数,采用十进制编码技术,提出一种基于遗传算法的非线性系统时变时滞的在线估计方法,该方法具有一定的抗噪声能力。仿真实验结果验证了所提出方法的有效性。     

基于时延估计的扰动卡尔曼滤波器外力估计

针对机械臂末端力估计存在模型误差及系统扰动等问题,提出了一种基于时延估计的扰动卡尔曼滤波器外力估计法。在不使用额外力传感器的情况下,通过电机驱动电流的测量,采用时间延时估计法设计出不需要精确动力学模型的估计器。将外力作为状态变量,对系统的不确定性和扰动进行观测,考虑机械臂动力学和扰动动力学,设计出扰动卡尔曼滤波器来估计末端所受外力。使用Matlab仿真软件验证了该方法的有效性,结果表明所提估计方法对具有测量噪声、模型误差及不确定性扰动的系统具有很好的鲁棒性。     

基于VPR的FPGA布局算法时延改进

基于模拟退火的现场可编程门阵列(FPGA)布局算法在计算关键度时存在一定的偏差。为此,提出一种FPGA布局时延改进算法。利用不同的模拟退火温度和交换接收率,以及前后2次布局的时延代价差,对FPGA布局的时延代价进行补偿。通过增加时延补偿模块来调整布局的代价函数,达到重新寻找布局过程中被遗弃的较优解的目的。实验结果表明,在MCNC基准电路上使用改进算法,布局的时延代价和线网代价分别比改进前的算法减少19.2%和0.5%。此外,电路的关键路径时延也得到了不同程度的改善,使得布局质量在各个方面都明显优于优化前的通用布局布线算法。     

基于Rife算法的频率估计及其FPGA实现

在信号处理领域,高精度的频率估计对信号特征的提取显得尤为重要。介绍了基于Rife算法的频率估计,并将其在FPGA上实现。该算法首先利用FFT对信号频率作粗估计,然后利用最大谱线以及与其相邻的次大谱线进行插值来确定真实频率位置,使频率估计性能得到提高。给出了Rife算法与DFT算法在不同信噪比条件下频率估计性能曲线。最后,将Rife算法在FPGA上利用硬件描述语言——Verilog HDL进行了硬件设计,并对FPGA和Matlab的频率估计结果进行了比较、分析。实验仿真结果表明,该算法运算量小,易在FPGA上实现,该设计具有可行性。     

基于互相关时间延迟估计的心音源定位方法

提出一种用于正常噪声环境下的心音源定位方法。利用3个传感器同步记录胸前3个位置的心音信号,对自动识别出的心音成分采用互相关法,估计同一心音源发出的信号到达2个传感器的时间延迟。利用时间延迟和传感器坐标确定心音源在传感器连线上的投影点坐标,由投影点与心音源的关系定位心音源。实验结果显示,对于采集到的健康人心音信号,利用该方法可以定位第一心音源。     

基于FPGA的频偏估计算法实现

在OQPSK调制的数字无线通信系统中,利用时域自相关算法进行频偏估计时需要进行大量自相关运算,导致运算复杂度较高。针对该问题,对基于相邻接收信号自相关函数相位差的频偏估计算法进行优化,提出一种适合现场可编程门阵列( FPGA)实现的硬件方案。通过对三口RAM读地址的控制进行数据连接实现串行运算,节省了大量硬件资源。使用加减运算对滑动自相关运算进行改进,降低了运算复杂度。对整个系统进行时序仿真验证,结果表明,FPGA实现的频偏估计结果接近于真实值,证明了方案的可行性及算法的正确性。     

一种基于FPGA的高精度大动态数字延迟单元的设计

本文提出了一种数字延迟单元的设计方案,该方案能够实现0.1ns的延迟度精度和10ms的动态范围,通过调节该方案的工作参数可以很方便的实现更大的动态范围。该电路在Virtex5系列的FPGA上实现,其核心由粗延时单元和精延时单元两部分组成,粗延时单元采用计数器法实现,精延时单元的核心由IODELAY基元构成,语言代码通过了FPGAdv软件的综合和仿真。目前该单元电路已成功的应用在卫星雷达高度计的地面回波模拟器上。