SiP协调设计与PI解析(4)

概述了SiP协调设计和PI解析:(1)3维安装的问题,(2)协调工程。     

SiP协调设计与PI解析(2)

概述了SiP协调设计和PI解析:(3)芯片的安装,(4)互连板。     

SiP协调设计和PI解析(3)

SiP协调设计和PI解析:(1)封装和热设计,(2)芯片的三维安装.     

CADENCE最新套件推动系统级封装设计主流化

法国尼斯CDNLive大会消息：Cadence设计系统有限公司宣布推出业界第一套完整的、能够推动SiP IC设计主流化的EDA产品。Cadence解决方案针对目前SiP设计中依赖‘专家工程’的方式存在的固有局限性，提供了一套自动化、整合的、可信赖并可反复采用的工艺，以满足无线和消费产品不断提升的需求。这套新产品包括Cadence Radio Frequency SiP Methodology Kit，两款新的RFSiP产品（Cadence SiP RF架构和Cadence SiP RF版图）以及三款新的数字SiP产品（Cadence SiP数字架构，Cadence SiP数字信号完整和Cadence SiP数字版图）。     

鱼与熊掌:SoC,还是SiP?

本文分析了SoC和SiP的各自特点,指出SiP是一种充满前途的芯片形式,但是缺乏标准和设计工具将制约SiP的成长.     

系统级封装设计套件实现系统级IC与封装的协同设计

系统级封装设计套件包括Cadence Radio Frequency SiP Methodology Kit、两款新的RFSiP产品（Cadence SiP RF架构和Cadence SiP RF版图）以及三款新的数字SiP产品（Cadence SiP数字架构，Cadence SiP数字信号完整和Cadence SiP数字版图）。     

Cadence最新套件推动系统级封装设计主流化

近日．Cadence设计系统有限公司宣布推出业界第一套完整的能够推动SiPIC设计主流化的EDA产品。Cadence解决方案针对目前SiP设计中依赖“专家工程”方式存在的固有局限性．提供了一套自动化、整合的、可信赖并可反复采用的工艺以满足无线和消费产品不断提升的需求。这套新产品包括Cadence Radio Frequency SiP Methodology Kit、两款新的RF SiP产品（Cadence SiP RF架构和Cadence SiP RF版图）以及3款新的数字SiP产品（Cadence SiP数字架构、Cadence SiP数字信号完整和Cadence SiP数字版图）。     

一种基于SiP技术的加速度计有源磁悬浮控制电路

加速度计是以加速度的观点来测量物体运动的传感器,它通过检测质量块的惯性力来测量载体的线加速度或角加速度。文中介绍的有源磁悬浮控制电路与陀螺浮子构成磁悬浮摆式积分陀螺加速度计,该加速度计具有量程大、测量精度高等优点。受整机系统内部装配空间的限制,在电路集成化产品的设计中,采用系统集成封装(SiP)技术设计与制作有源磁悬浮控制电路,减小电路产品的底面积和高度,适应整机系统对产品的装配和使用要求。同时详细介绍了基于SiP技术的电路设计方法,对HTCC工艺的SiP结构设计进行了阐述,并简述了HTCC工艺的SiP产品达到的技术性能和应用情况。     

RF SiP技术正转向无线设计主流

第1部分射频系统级封装(RF SiP,RF System-in-Pack-age)技术是一种对无线通信非常有用的封装平台,无线通信被如下事实所困,但由于目前SiP设计仍     

SOC系统设计技术发展与挑战

从SOC技术的基本概念和设计流程出发,介绍了SOC设计的关键技术,讨论了SOC在设计方法,工艺实现和性能测试等方面的技术挑战。同时展望了SOC技术的发展趋势,阐述了SiP技术与SOC技术的相关关系及SiP的技术优势。     

SiP协调设计和PI解析(6)

概述了SiP(系统封装)协调设计和PI解析:(1)协调工程(下);(2)电源供给电路;(3)SSD噪声;(4)旁路电容。     

集成两路射频SiP发射器的设计和研究

随着移动通信和其它电子应用领域的不断进步,系统集成需求日益紧迫。除了可以应对系统性能、功能、成本和小型化的更高要求,系统级封装(SiP)在降低开发成本、实施灵活设计、缩短开发周期,和集成异质芯片上也有突出优势。这篇文章介绍了一个可用于手机基站系统的双通路发射系统SiP模块的开发。我们用计算模拟方法辅助优化设计,并成功制造和验证了SiP模块。SiP为内嵌电磁干扰屏蔽罩的12mmx12mmx1.9mm的多层栅格阵列封装(LGA)。各种射频信号性能均通过测试,包括严格的隔离度要求。电磁屏蔽测试和计算模拟结果高度吻合。最后,文章介绍了一种高效的计算模拟方法,极大地缩短了计算模拟的时间,并对未来射频SiP开发将提供有力帮助。     

用2.5D TSV实现多处理器SiP功能

本项目由Open-Silicon,GLOBALFOUNDRI ES和Amkor三家公司合作完成。两颗28nm的ARM处理器芯片,通过2.5D硅转接板实现集成。芯片的高性能集成通常由晶体管制程提高来实现,应用2.5D技术的Si P正成为传统芯片系统集成的有效替代。Open-Silicon负责芯片和硅转接板的设计,重点在于性能优化和成本降低。GLOBALFOUNDRI ES采用28nm超低能耗芯片工艺制造处理器芯片,而用65nm技术制造2.5D硅转接板。包括功耗优化和功能界面有效管理等概念得到验证。硅基板的高密度布线提供大量平行I/O,以实现高性能存储,并保持较低功耗。所开发的EDA设计参考流程可以用于优化2.5D设计。本文展示了如何将大颗芯片重新设计成较小的几颗芯片,通过2.5D硅转接板实现Si P系统集成,以降低成本,提高良率,增加设计灵活性和重复使用性,并减少开发风险。     

射频系统的系统级封装

论述了高速数据处理和高密度封装技术的特点及对射频系统封装的特殊要求,介绍了射频系统封装的基本技术和一种包含LNA、PPA、滤波器及天线开关的射频系统级封装模块.概述了射频系统级封装的设计、仿真和测试的方法和步骤.     

基于SOP生产工艺的系统级封装

提出了一种基于SOP24基板及生产工艺,利用空余的管脚焊盘放置被动元件实现内部互连,制作SiP封装集成电路的封装工艺。选择红外发射电路,使用HT6221红外编码器芯片、电阻、三极管等无源元件,制造出集成了驱动电路的红外发射芯片。建立开发平台对内部器件的布置进行优化,最终制作出工艺简单、性能可靠的SiP封装器件。用一个标准的SOP24封装组件实现了完整的系统功能,面积比系统级封装前减少50％,可靠性大幅度提高,用户使用该芯片开发产品的难度大大降低。     

一种系统级封装的ESD保护技术

介绍了一种系统级封装(SiP)的ESD保护技术.采用瞬态抑制二极管(TVS)构建合理的ESD电流泄放路径,实现了一种SiP的ESD保护电路.将片上核心芯片的抗ESD能力从HBM 2 000 V提升到8 000 V.SiP ESD保护技术相比片上ESD保护技术,抗ESD能力提升效果显著,缩短了开发周期.该技术兼容原芯片封...