AES密码算法的FPGA优化设计

主要介绍基于FPGA的AES算法优化设计.从AES加密算-法的介绍、Rijndael算法的描述、AES密码算法的优化设计、AES密码算法的FPGA实现、PC机与FPGA的通信设计等方面论述实现硬件加密的方法,手段、可行性和优越性;实现了基于FPGA技术的Rijndacl算法,并给出了相应的各种仿真波形和结果.     

AES/Rijndael算法协处理器设计与实现

AES／Rijndael算法是高性能的加密算法，具有极佳的抗攻击性能。文章提出了AES／Rijndael算法协处理器的半定制ASIC硬件实现方案，设计兼顾了处理速度与硬件资源耗费。其较高的加密强度，对于保护关键信息的安全具有很强的实用价值。方案在Cyclone系列FPGA芯片上实现，占用逻辑单元1400余个，综合仿真和实测的结果验证了本设计的正确性。     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

AES加密算法在远程控制系统中的应用

在远程控制系统中,大量的数据以明文形式传输。为了解决远程控制系统中的数据安全问题,需要对数据进行加密之后再传输。分析了数据加密的方式和加密粒度,选择了高安全性能的AES算法作为加密算法。讨论了AES加密算法的结构和几种变换的过程,并根据实际应用设计了加密/解密模块的软件和硬件实现。采用C++语言实现可传输加密数据的上位机客户端和远程服务器,通过以太网和远程服务器控制单片机,单片机接收指令并通过硬件解密指令执行指令。实验结果表明,此实现方法较好地消除了安全隐患,同时又易于实现,为AES算法在嵌入式中的应用提供参考。     

基于FPGA的AES算法芯片设计实现

高级加密标准(AES)集安全性、高效性、灵活性于一身,研究其硬件实现具有很重要的应用价值.本文针对AES分组密码算法的结构特点,讨论了AES算法FPGA实现的优势,重点分析了加/脱密模块的实现方案,最后给出在Quartus Ⅱ下的仿真实验结果.     

基于AMBA总线的AES算法设计

描述了基于AMBA（高级微控制器总线架构）总线的AES（高级加密标准）算法硬件设计。AES算法采用状态机实现,具有4种工作模式、支持2种密钥以及AHB（高级高性能总线）。采用实验室的SEGPS平台对设计进行仿真验证,并与采用C＋＋语言实现的AES进行比对验证。最后,选用FPGA（现场可编程门阵列）进行综合,结果显示,可工作最高频率为140．1MHz,占用逻辑单元的资源为6977,数据吞吐率最高为351．65Mbit／s。     

AES加密算法在防空系统中的应用

在防空系统中，大量数据以明文形式存储于数据库和文件中。为了保障重要数据的安全性，需要对这些数据进行加密后再存储。讨论了数据库加密的方式和加密粒度，选择了高安全性能的AES算法作为加密算法。对AES算法的基本原理进行了介绍，并根据实际应用设计了加密／解密模块处理方法和流程。采用C＋＋语言实现了AES算法的动态链接库，应用到防空系统的数据库加密和配置文件加密中。实现结果表明，该方法具有较高的安全性能，同时又易于实现，具有良好的推广价值。     

VoIP系统中加密算法的应用研究

针对目前语音信息加密不足的现状,在VoIP终端设备中设计并实现了基于FPGA的AES算法的加解密模块。首先介绍了具有加解密能力的VoIP系统的总体实现结构;其次重点介绍了加密算法各个子模块的实现方法,并通过硬件描述语言在FPGA芯片内部加以实现;最后,通过编写Testbench文件对PCI的部分功能和加解密进行了仿真测试。仿真结果表明,该系统成功实现了数据传输接口和语音的快速加解密功能,为数据的快速安全实时传输提供了可靠保证。加解密算法的实现占用的FPGA资源少,速度快,吞吐率高,性能稳定。     

基于AHB总线的AES密码协处理器实现

AES加密算法是一种的常规加密算法,其被广泛应用在商业和政府部门。本文研究了AES(Advanced Encryption Standard)算法,包括AES的具体加密、解密过程以及基于AMBA(高级微控制器总线架构)总线的硬件实现方法。本文还介绍了一种用仿真与采用Xilinx公司的Virtex-4 LX100 FPGA器件来快速验证AES算法硬件IP核的方法。     

基于FPGA的AES密码协处理器的设计和实现

文章基于FPGA设计了一种能完成AES算法加密的密码协处理器，设计中利用VirtexⅡ系列FPGA的结构特点，对AES算法的实现做了优化。实验证明，这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口逻辑，实现了用于加／解密和数据输入输出的协处理器指令．作为ARM微处理器指令集的扩展，大大提高了嵌入式系统处理数据加／解的效率，实现数据的安全传输。     

一种优化可配置的AES密码算法硬件实现

AES加密算法是下一代的常规加密算法，其将被广泛应用在政府部门和商业领域。本文首先介绍了AES加密算法．然后分析了其硬件实现的要点和难点，最后在Xilinx的FPGA VirtexII XC2V3000-4上对AES密码算法进行了实现和验证。本方案采用一种优化的非流水线加密解密数据路径；同时提出了一种新的可配置的动态密钥调度结构，使得该设计支持128、192和256比特的密钥；而且该设计可以配置AES的四种工作模式。实验的结果表明该设计比其它的设计具有更高的性能。     

基于FPGA硬件加密的设计与实现

以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。     

基于FPGA的AES算法的实现

介绍了高级加密标准( AES,Advanced Encryption Standard)算法的原理,设计了一个能够实现初始密钥128位、192位和256位可选的AES加解密算法系统,以适应多种使用环境.实验结果表明了基于现场可编程门阵列(FPGA)可编程逻辑器件的实现方法提供了并行处理能力,达到设计所要求的处理性能基准.整个设计具有很强的实用性,运行稳定,且效果良好,可以被广泛应用于网络,文件等安全系统.     

High Definition Image Encryption Algorithm Based on AES Modification

In this article, a high-speed and highly restricted encryption algorithm is proposed to cipher high-definition (HD) images based on the modified advanced encryption standard (AES) algorithm. AES is a well-known block cipher algorithm and has several advantages, such as high-level security and implementation ability. However, AES has some drawbacks, including high computation costs, pattern appearance, and high hardware requirements. The aforementioned problems become more complex when the AES algorithm ciphers an image, especially HD images. Three modifications are proposed in this paper to improve AES algorithm performance through, decreasing the computation costs, decreasing the hardware requirements, and increasing the security level. First, modification was conducted using MixColumn transformation in 5 rounds instead of 10 rounds in the original AES-128 to decrease the encryption time. Security is enhanced by improving the key schedule operation by adding MixColumn transformation to this operation as second modification. In addition, to decrease the hardware requirements, S-box and Inv. S-box in the original AES are replaced by one simple S-box used for encryption and decryption in the proposed method. The proposed AES version conducts one of the ciphering modes to solve the appearance pattern problem. Experimental results indicate that the proposed modifications to the AES algorithm made the algorithm more compatible with HD image encryption.     

基于单片机和FPGA的网络数据加密实现

介绍了基于单片机、FPGA的网络数据加密实现。整个系统由单片机,FPGA和E1通信接口组成。流密码加密算法采用A5／1和W7算法。采用VHDL硬件语言实现FPGA功能。该硬件加密系统具有较好的安全性。     

AES算法的密码分析与快速实现

高级加密标准(AES)确定分组密码Rijndael为其算法,取代厂泛使用了20多年的数据加密标准(DES),该算法将在各行业各部门获得广泛的应用.文章以DES为参照对象,阐述了Rijndael算法的设计特色,介绍了AES在密码分析方面国内外已有的一些理论分析成果,描述了AES算法采用软件和硬件的快速实现方案.     

WSNs中基于FPGA的AES-ECC新型加密系统

针对无线传感器网络的特点,提出一种适于FPGA实现的改进的AES-ECC混合加密系统。本方案采用AES模块对数据进行加密,用SHA-1加密算法处理数据得到数据摘要,用ECC加密算法实现对摘要的签名和对AES私钥的加密。各个算法模块采用并行执行的处理方式以提高运算效率。方案优化了AES加密模块的设计,在占用相对较少逻辑资源的同时提高了系统吞吐率,通过优化ECC乘法单元的设计,提高了数字签名生成和认证的速度,完全满足了无线传感器网络对于稳定性、功耗以及处理速度的要求,给数据传输的安全性提供了高强度的保障。     

4.2 Gbit/s single-chip FPGA implementation of AES algorithm

A high performance encryptor/decryptor core of the advanced encryption standard (AES) is presented. The proposed architecture is implemented on a single-chip FPGA using a fully pipelined approach. The results obtained show that this design offers up to 25.06% less area and yields up to 27.23% higher throughput than the fastest AES FPGA implementations reported to date.