一种Montgomery模乘算法硬件结构

基于二进制多字Montgomery模乘算法,提出了一种参数可灵活配置的规则的脉动阵列硬件结构,并使用此结构在FPGA上实现了不同位宽的Montgomery模乘算法.该结构成功地在不增加额外电路或运行周期的情况下,将脉动阵列的关键路径限制在运算单元内部的加法器中.硬件实现结果表明,该结构具有更高的电路频率、更少的电路面积消耗及算法运算时间.     

一种Montgomery模乘的硬件算法及其实现

采用大数的高基表示方法对原 Montgomery算法进行了改进 ,提出了一种高效的面向硬件的计算 Montgomery积的算法 ,按照该算法实现的硬件具有较低的复杂度和较高的处理速度 ,并且利用 CSMC的 0 .6 μm CMOS标准单元库实现了 5 1 2位的 Montgomery模乘器。该模乘器约含480 0 0等效门 ,面积约为 3 mm× 3 mm,最高工作时钟频率可达 40 MHz,完成 5 1 2位 Montgomery模乘需要 3 4 1个时钟周期     

基于Montgomery模乘的RSA算法VLSI实现

介绍了一种基于可伸展的Montgomery模乘结构的1024位RSA加解密芯片实现。设计采用的新型心动阵列结构，可以有在有效控制芯片面积的前提下，极大地提高运算频率，从而提高运算速度。经过ModelSim仿真和Design Compiler综合，与当前已发表的RSA芯片设计相比，该设计在面积和速度上均有优势。     

双有限域模乘和模逆算法及其硬件实现

有限域上的模乘和模逆运算是椭圆曲线密码体系的两个核心运算。该文在Blakley算法的基础上提出一种radix-4快速双有限域模乘算法,该算法采用Booth编码技术将原算法的迭代次数减少一半,并利用符号估计技术简化约减操作;在扩展Euclidean求逆算法的基础上提出一种能够同时支持双有限域运算的高效模逆算法,该算法不仅避免了大整数比较操作,而且提高了算法在每次迭代过程中的移位效率。然后针对这两种算法特点设计出一种能够同时完成双有限域上模乘和模逆操作的统一硬件结构。实现结果表明：256位的模乘和模逆统一硬件电路与同类型设计相比较,在电路面积没有增加的情况下,模乘运算速度提高68%,模逆运算的速度也提高了17.4%。     

大数模乘硬件设计与FPGA高速实现

在公钥密码体制中,都涉及到大数模乘运算,其实现效率将直接影响整个系统的响应速度。将大数模乘运算用专用集成电路快速而又低成本地实现,将有助于电子商务的快速推广。该文针对应用很广的RSA公钥密码算法,提出了一种高基(2H进制)的大数模乘硬件实现方法。这种设计方法通过合理增加部分硬件开销,动态构造并行加法并配用初始化存储数据表提高模乘运算的时空效率。作者已成功地在Altera公司的Stratix-epls10f780c6芯片上实现512比特大数乘法运算,仅需437.5ns,是目前公开文献上FPGA实现速度的10倍左右。     

大数模幂乘算法的快速实现

大素数的选取是构造RSA密钥的关键 ,在素数的产生及测试是RSA公钥系统中的一个重要研究课题。描述了公钥密码体制中DSA、RSA等数据加密算法的原理及加密、解密过程 ,分析了各种算法的性能和适用的场合 ,针对上述算法的计算量巨大的问题 ,给出了实现数据加密较好的方法。理论和实验表明 ,该算法用于实现RSA算法 ,新算法的效率有明显的提高     

快速模幂算法及其硬件实现

ＲＳＡ公开密钥加密技术是目前使用最广泛的加宽技术。文章提出了快速并行的算法,使ＲＳＡ公开密钥加密速度提高了很多。模乘算法是模幂算法的核心,基于Ｍｏｎｔｇｏｍｅｒｙ算法,提出了一种改进的快速高基模乘算法,该算法求出了乘法的最终积,使得乘法和模减运算同时进行,并且所有的运算是以字节为单位。模幂算法采用从右到左扫描指数的方法,可以使得两次模乘运算同时进行。算法的硬件结构由模乘控制器、模幂控制器、数据寄存     

SM2高速双域 Montgomery 模乘的硬件设计

作为由国家密码管理局公布的SM2椭圆曲线公钥密码算法的核心运算,模乘的实现好坏直接决定着整个密码芯片性能的优劣．Montgomery模乘算法是目前最高效也是应用最为广泛的一种模乘算法．本文基于Mont-gomery模乘算法,设计了一种高速,且支持双域（GF（p）素数域和GF（2m ）二进制域）的Montgomery模乘器．提出了新的实现结构,以及一种新型的W allace树乘法单元．通过对模块合理的安排和复用,本设计极大的缩小了时间消耗与硬件需求,节省了大量的资源．实现256位双域模乘仅需0．34μs ．     

大数模幂乘运算的VLSI实现

信息加密,数字答乐,身份证等等是信息安全领域的重要内容,只有公钥密友体制才能很好地解决这些问题,大数模幂乘运算是许多公钥密友体制的核心运算,也是运算效率提高的瓶颈。基于Ｍｏｎｔｇｏｍｅｒｙ模乘变换,构造了一种新型的脉动阵列架构模乘运算器。结合简单二进制幂运算算法,采用０．８μｍ ＣＭＯＳ工艺,成功地设计并制造了２５６ｂｉｔ模幂乘运算器ＴＨＭ２５６,电路规模为１８６７７门,芯片面积为１７．６３ｍｍ６     

改进的蒙哥马利模乘算法及FPGA实现

为了保障用户线上信息的安全,常采用公钥密码系统对数据信息进行加密。大整数模乘运算作为公钥密码系统的核心操作,其计算效率对公钥密码系统的性能至关重要。文中基于经典的蒙哥马利模乘算法,提出一种多项式展开的交叉蒙哥马利模乘算法。通过分解大位宽逻辑运算,以多项式展开来交叉执行模乘法和模约简运算,有效提高了大整数模乘运算的计算效率,降低了硬件实现的资源消耗。FPGA实验验证表明,相比于其它方法,文中所提方法分别减少96.5%和69%的面积时间积AT1与AT2,更好地实现了计算时间和硬件开销的平衡,有较高的灵活性和通用性,适合具有大量加密需求的成本敏感型应用。     

Efficient algorithm and systolic architecture for modular division

A new efficient modular division algorithm suitable for systolic implementation and its systolic architecture is proposed in this article. With a new exit condition of while loop and a new updating method of a control variable, the new algorithm reduces the average of iteration numbers by more than 14.3% compared to the algorithm proposed by Chen, Bai and Chen. Based on the new algorithm, we design a fast systolic architecture with an optimised core computing cell. Compared to the architecture proposed by Chen, Bai and Chen, our systolic architecture has reduced the critical path delay by about 18% and the total computational time for one modular division by almost 30%, with the cost of about 1% more cells. Moreover, by the addition of a flag signal and three logic gates, the proposed systolic architecture can also perform Montgomery modular multiplication and a fast unified modular divider/multiplier is realised.     

关于Montgomery模乘迭代的可控性分析

在公钥密码实现中,Montgomery模乘扮演着非常重要的角色。本文研究Montgomery模乘(MMM)的迭代控制结构,给出了进行MMM迭代的输入边界控制条件,以及改进的MMM算法。这种扩展的迭代控制条件适合用于复杂求幂的迭代过程,在其边界控制下可直接进行一些加法、减法及乘法等基本运算,而无须模约化处理。给出的模乘迭代算法具有高度的灵活性,可利用来实现安全高效的RSA、ECC等公钥密码体制。     

GF（2^m）域高速椭圆曲线加密处理器设计

针对高速椭圆曲线加密应用的要求,设计了一种多项式基表示的有限域GF(2m)上的高速椭圆加密处理器.为提高运算速度,点加和倍点模块并行运算,且分别采用全并行结构实现;为减少资源,初始化和最后的坐标变换求逆模块通过优化分解成一系列乘和加运算,合并在一个模块中用串行结构实现.Xilinx公司的VirtexEXCV2600 FPGA硬件实现结果表明,完成有限域GF(2163)上任意椭圆曲线上的一次点乘的全部运算时间消耗约为31.6μs,适合高速椭圆曲线加密应用的要求.     

使用改进的心动阵列结构实现RSA公共密钥算法

本文介绍了一种RSA算法的电路实现结构。该结构是对心动阵列结构的改进,对心动阵列结构的核心模块长加法模块进行了循环复用,在大幅度降低电路面积的情况下,运算速度没有明显的降低。用Verilog描述了整个设计,并在FPGA上验证了设计的正确性。     

一种基于RSA算法的加密芯片设计

给出了一种1024位RSA算法加密芯片的完整设计方案.本方案采用了Barret模缩减算法和反复平方法,根据大数运算的特点和降低资源消耗的需要改进了电路结构,并采用全定制IC的设计流程进行实现.结果表明,该方案结构简单,资源利用率高,且能达到较高的性能.     

A New Architecture of Matched Filter for Chirp Spread Spectrum in IEEE 802.15.4a

We propose a new matched filter architecture for chirp spread spectrum in IEEE 802.15.4a. By using relations among the four subchirps, the proposed architecture comprises four subfilters utilizing only a set of coefficients matched to the first subchirp. The four subfilters share adders and registers, and as a result, the required adders and registers for implementation are reduced.     

一种对数求值器的硬件实现

经典CORDIC算法在双曲坐标系的向量模式下,进行对数函数计算时,为扩大收敛区域,采用增加一些特殊迭代的方法来实现。该算法简单易于理解,但实现时需要的硬件资源较多。文中针对该问题,提出一种改进算法,其利用其他区域与中心区域的距离关系转换后进行求值。最后进行硬件实现,综合结果表明,改进算法在资源和工作频率方面有明显优势。     

RSA密码协处理器的实现

密码协处理器的面积过大和速度较慢制约了公钥密码体制RSA在智能卡中的应用.文中对Montgomery模乘算法进行了分析和改进,提出了一种新的适合于智能卡应用的高基模乘器结构.由于密码协处理器采用两个32位乘法器的并行流水结构,这与心动阵列结构相比它有效地降低了芯片的面积和模乘的时钟数,从而可在智能卡中实现RSA的数字签名与认证.实验表明:在基于0.35μm TSMC标准单元库工艺下,密码协处理器执行一次1024位模乘需1216个时钟周期,芯片设计面积为38k门.在5MHz的时钟频率下,加密1024位的明文平均仅需374ms.该设计与同类设计相比具有最小的模乘运算时钟周期数,并使芯片的面积降低了1/3.这个指标优于当今电子商务的密码协处理器,适合于智能卡应用.