基于DVI的时钟数据恢复电路设计

设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰.峰值为183ps,均方值为24ps,满足DVI规范要求.     

一种改进型盲过采样时钟数据恢复电路

设计一种改进型盲过采样时钟数据恢复电路。电路主要由并行过采样、滤波整形、鉴相编码和数据选择等模块组成。提出的滤波整形电路可以有效改善采样数据流,让电路拥有更高的抑制噪声和干扰的能力。与鉴相编码电路组合工作,可以使整个时钟数据恢复电路的误码率更低,相位锁定时间更短。     

一种高性能盲过采样时钟数据恢复电路的实现

设计一种带有滤波整形电路的盲过采样时钟数据恢复电路.该电路主要由并行过采样、同步调整、滤波整形、鉴相编码和数据选择等模块组成.提出的滤波整形电路可以有效地改善采样数据流,让电路拥有更高的抑制噪声和干扰的能力,与鉴相编码电路组合工作,可以使整个时钟数据恢复电路的误码率更低,相位锁定时间更短.经FPGA验证表明,该时钟数据恢复(CDR)电路在数据传输率为100 Mb/s时,可以正确地恢复数据,相位锁定所需时间为0bit.     

一种四分之一速率时钟数据恢复电路设计

近年来,时钟数据恢复（Clock and Data Recovery,CDR）电路在高速通信中发挥着非常重要的作用。本文介绍了一种用于非归零（Non-Return to Zero,NRZ）码的无参考时钟四分之一速率的CDR电路。设计了满足四分之一速率的鉴相器（Phase Detector,PD）,并采用SMIC 180nm工艺搭建完整电路系统进行仿真验证。     

高速时钟与数据恢复电路技术研究

本文根据数据恢复时,本地时钟与输入数据之间的相位关系及其实现方式的不同,将高速时钟与数据恢复(CDR,Clock and Data Recovery)电路技术分为三类,也即前馈相位跟踪型,反馈相位跟踪型,以及盲过采样型。进而又分别对每一类型进行了细分并分别进行了深入的剖析和比较。最后又给出了不同应用环境下,CDR技术的选择策略,并指出了CDR技术的发展趋势。本文通过对高速CDR技术详尽而又深刻的分析比较,勾勒出了一个高速CDR技术的关系及发展演化图,使读者能够对现存的高速CDR技术及其发展趋势有一个前面而又清晰的认识。     

一种用于千兆以太网的时钟数据恢复电路设计与实现

采用标准0.13μm CMOS工艺,设计了一种基于相位插值器的1/4速率时钟数据恢复电路,并将其应用于千兆以太网的SerDes收发器。该电路主要由高速采样电路、相位检测电路、相位选择控制电路、相位插值控制电路、相位选择器以及相位插值器等组成。相较于传统的基于锁相环结构的时钟数据恢复电路,该电路降低了数据峰峰值抖动和电路设计的复杂度。仿真结果表明,时钟数据恢复电路锁定后,恢复的时钟和数据的峰峰值抖动分别为38 ps和87 ps,满足了IEEE 802.3z协议要求。     

现代光通信中的CMOS时钟数据恢复

针对现代光通信和其他高速串行通信,设计了一个用于高速串行收发器中的CMOS数字bang-bang时钟数据恢复系统.采用的数字bang-bang时钟数据恢复的结构,具有简单、功耗低、性能稳定的优点.时钟数据恢复采用改进编码方式的相位插值器,输出具有恒定幅度和良好的线性相位特性.测试表明,功耗为35 mW. 输入信号眼图闭合0.5UI,信号差分峰-峰值150 mV条件下误码率小于10-12.     

3.125Gb/s基于PS/PI型的时钟与数据恢复电路设计

基于标准0.18μmCMOS工艺,设计了一种全速率PS/PI型时钟与数据恢复(CDR)电路。该电路主要由bang-bang型鉴相器、数字控制模块、分接器、相位选择器以及相位插值器等模块构成。根据本CDR的特点,提出了一种在分接器后对超前、滞后信息进行统计比较得到一组低速信号来解决高速模拟电路和低速数字电路之间的接口问题。     

精密参考时钟在时钟与数据恢复电路中的应用

时钟数据恢复 (CDR)电路被广泛应用于电信、光收发器、数据存储局域网以及无线产品中 ,随着带宽要求的越来越高以及分配和占用频谱的增加 ,CDR技术的优势日益突出。此外 ,供应商和他们的产品也将系统或板级接口从并行方式转换到了串行方式。近几年 ,CDR技术应用的增长已超出了处理较宽的并行总线跨背板连接时在接收端对时钟和数据偏移的需求 ,由于处理这些信号要占用较大的板尺寸、并消耗较大的功率 ,它们之间的路由非常困难 ,需要采用多层路由结构处理信号和总线端接问题 ,另外 ,还要解决高比特流数据总线所产生的EMI问题。随着通信新…     

10Gb/s突发模式时钟数据恢复电路设计

突发模式的时钟数据恢复是10G EPON系统的关键技术之一。本文介绍了一种基于XNOR/XOR门的振荡器,分析了其工作原理与性能,以此为基础设计了半速率突发时钟恢复电路。设计采用SMIC 0.13?m CMOS工艺进行了流片验证,芯片面积为675?m ? 625?m。测试结果表明,该电路可以即时的实现10Gbit/s的突发数据恢复,恢复出的时钟数据符合IEEE 802.3av标准,锁定时间小于5bit。     

一种环路带宽自适应调整的时钟数据恢复电路

针对SONTE OC-192、PCIE3.0、USB3.2等协议在串行时钟数据恢复时对抖动容限、环路稳定时间的要求,提出了一种环路带宽自适应调整、半速率相位插值的时钟数据恢复电路(CDR)。设计了自适应控制电路,能适时动态调整环路带宽,实现串行信号时钟恢复过程中环路的快速稳定,提高了时钟数据恢复电路抖动容限。增加了补偿型相位插值控制器,进一步降低了数据接收误码率。该CDR电路基于55 nm CMOS工艺设计,数据输入范围为8～11.5 Gbit/s。采用随机码PRBS31对CDR电路的仿真测试结果表明,稳定时间小于400 ns,输入抖动容限大于0.55UI@10 MHz,功耗小于23 mW。     

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1 PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.     

一种适用于射频电子标签的时钟数据恢复电路

提出了一种适用于射频电子标签的时钟数据恢复电路,在电路中提出了一种适用于NRZ数据的新型鉴频鉴相器电路和自适应控制单元,能动态调节边沿检测器中延迟单元的延迟时间,使此时钟数据恢复电路具有大的锁定范围,且有结构简单易实现的特点。电路在Chartered0.35μm标准CMOS工艺下流片,实测此电路能在1.15V的低电压下工作,并且最低工作电流为3.4μA,适用于UHF射频电子标签芯片。     

2.5Gb/s 0.18μm CMOS时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,设计并实现了一个全集成的2.5Gb/s时钟数据恢复电路.时钟恢复由一个锁相环实现.通过使用一个动态的鉴频鉴相器,优化了相位噪声性能.恢复出2.5GHz时钟信号的均方抖动为2.4ps,单边带相位噪声在10kHz频偏处为-111dBc/Hz.恢复出2.5Gb/s数据的均方抖动为3.3ps.芯片的功耗仅为120mW.     

2.5Gb/s 0.18μm CMOS时钟数据恢复电路

采用TSMC公司标准的0．18μm CMOS工艺，设计并实现了一个全集成的2．5Gb／s时钟数据恢复电路．时钟恢复由一个锁相环实现．通过使用一个动态的鉴频鉴相器，优化了相位噪声性能．恢复出2．5GHz时钟信号的均方抖动为2．4ps，单边带相位噪声在10kHz频偏处为-111dBc／Hz．恢复出2．5Gb／s数据的均方抖动为3．3ps．芯片的功耗仅为120mW．     

一种适用于NRZ数据的时钟数据恢复电路

提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路.采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据.同时,对其他电路也采用优化的结构,以提高时钟数据恢复电路的性能.设计的电路可在1.1 V超低电压下工作,适合RF ID等需要低电压、低功耗的系统使用.     

高性能数字时钟数据恢复电路

设计了一个数字时钟数据恢复电路,采用相位选择锁相环进行相位调整,在不影响系统噪声性能的前提下大大降低了芯片面积。该电路应用于100 MHz以太网收发系统中,采用中芯国际0.18μm标准CMOS工艺实现,核心电路相位选择锁相环的芯片面积小于0.12 mm2,电流消耗低于4 mA。仿真与测试结果表明,恢复时钟抖动的峰峰值小于350 ps,相位偏差小于400 ps,以太网接收误码率小于10-12,电路可以满足接收系统的要求。     

一种全数字时钟数据恢复电路的设计与实现

时钟数据恢复(CDR)电路是数据传输系统的重要组成部分.对于突发的数据传输,传统的锁相环法很难达到其快速同步的要求.对此,文中提出一种改进型超前滞后锁相环法的全数字时钟恢复算法,与同类电路比较,具有数据码率捕获范围宽、辅获时间短的优点.文中还介绍了用FPGA来完成该电路设计.理论分析、仿真和实际测试表明,对非归零码,该电路的码率捕获范围5-20 MHz,20 MHz码率时相位抖动容限为2 ns.     

Design and Performance of 155 Mbps Clock/Data Recovery Circuits on Heavy Loaded PLDs

This paper discusses the design and performance of all-digital clock and data recovery mechanisms integrated in low-cost PLDs. Two designs have been explored and analyzed, using data sampling systems with phase detection and decision logic to select either the most appropriate sample as the recovered data or the most appropriate phase as the recovered clock. These mechanisms have been implemented in low cost PLDs from two major manufacturers. These PLDs have been further heavily loaded with typical communications functions, and the performance of the clock/data recovery circuits has been analyzed. The results show that different architectures behave differently, and that internal noise can significantly impair the performance of the circuit for high operating frequencies. This poses large difficulties to the re-usage of these blocks as generic virtual components. Nevertheless their overall performance typically exceeds regular telecommunications requirements.Rui L. Aguiar concluded his Licenciatura, M.Sc. and his PhD at the University of Aveiro, Portugal, in the years of 1990, 1995 and 2001 respectively. He is currently a professor at the Universidade de Aveiro and a researcher at Instituto de Telecomunicações. He has published over 100 papers in national and international Journals and conferences in electronics and telecommunications systems and networks. He has been involved in several national and European projects and has been active in the technical committee of several conferences. His current main interests lie in communication circuits and systems, focusing especially in high complexity and strict timings problems.Mónica Figueiredo received the Licenciatura degree in Electrical Engineering from University of Coimbra, Portugal, and the M.Sc. degree in Electronics and Telecommunications Engineering from University of Aveiro, Portugal, in 1999 and 2003, respectively. Since 1999, she is an Assistant Lecturer in the Department of Electrical Engineering, Instituto Politécnico de Leiria, Portugal and a researcher at Instituto de Telecomunicações. Her research interests include PLL, DLL and synchronization systems.