一种二维离散子波变换的滤波器结构

子波变换具有良好的时间（空间）频率局部化性能，在图象子带编码中二维离散子波变换是一种接近理想的子带分析／综合子系统．本文提出一种利用一维离散子波变换实现二维有限长离散子波变换的方法，同时给出了二维离散子波正变换（DWT）和反变换（IDWT）的滤波器实现结构．实验结果表明新的方法具有良好的重构性，完全适用于图象压缩编码系统中的分析／综合子系统．     

小波变换的电路集成

小波变换是信号分析和处理中的重要方法．本文设计了一种实现小波变换的集成电路．它充分利用了算法本身的特点，采用电路复用的方法，节省了电路单元的需要量，并且，采用并行和流水线的电路结构，使得工作速度较快．平均每个时钟周期内输出一个小波变换结果．时钟的频率由加法器延时决定．电路得到了ＶＨＤＬ（硬件描述语言）的模拟和验证．     

一种矢量编码器的VLSI结构

我们提出了一种基于最小绝对值误差测试（ＭＭＡＥ）矢量编码器的ＶＬＳＩ结构，这一结构采用了误差测度的值不等式判据、预排序的码书和最近邻搜索算法，并采用二分搜索方法和特殊的误差测度计算及比较结构，大大降低了系统的实现规模，同时采用并行流水线等设计技术，可以获得每８个时钟周期编码一个矢量的处理速度。整个系统采用硬件描述语言ＶＨＤＬ和Ｓｙｎｏｐｓｙｓ系统中进行了设计验证和综合。     

一种用于流水线A/D转换器的低功耗采样/保持电路

文章介绍了一种适用于10位20MS／s流水线A／D转换器的采样／保持（S／H）电路。该电路为开关电容结构，以0．6μm DPDM CMOS工艺实现。采用差分信号输入结构，降低对共模噪声的敏感度，共模反馈电路的设计稳定了共模输出，以达到高精度。该S／H电路采用低功耗运算跨导放大器（OTA），在5V电源电压下，功耗仅为5mW。基于该S／H电路的流水线A／D转换器在20MHz采样率下，信噪比（SNR）为58dB，功耗为49mW。     

一种适合JPEG2000的离散小波变换VLSI统一结构

提出了一种基于提升算法(1ifting)的离散小波变换(DWT)统一结构。它无需额外的边界延拓过程，经配置后可适用于JPEG2000中的无损或有损小波变换。通过将边界延拓过程内嵌于离散小波变换中，可以降低功耗，减少所需内存。为了达到更高的处理速度和硬件利用率，采用了流水线和折叠结构。这种高效紧凑的离散小波变换结构适用于JPEG2000编码器和各种实时图像／视频应用系统．     

基于Matlab流水线A/D转换器行为级模型建模与仿真

为了研究流水线A／D转换器的结构与性能。提出了一种完全采用Matlab对流水线A／D转换器进行行为级建模和仿真的方法．在充分掌握流水线A／D转换器整体结构基础上，对其基本模块进行数学建模，并考虑误差失调等因素的影响．最后通过搭建测试平台,对一个8bit的流水线A／D转换器进行仿真，给出理想电路的性能指标和实际电路存在失调误差时的性能指标．     

利用TOAD实现10 Gbit/s全光非归零码到归零码的转换

利用从非归零（NRZ）信号中全光提取的时钟，采用太赫兹光非对称解复用器（TOAD）实现了10 Gbit／s非归零码到归零（RZ）码的码型转换。非归零信号采用半导体光放大器（SOA）进行时钟分量增强并用平面波导阵列（AWG）滤出相应的伪归零（PRZ）信号，然后采用半导体光放大器注入锁模光纤环形激光器进行时钟提取，提取的时钟信号和待转换的非归零信号分别作为抽运光和探测光输入太赫兹光非对称解复用器，在其中进行码型转换。转换后输出的归零信号的质量仅由恢复的时钟信号和非归零信号的质量决定，受太赫兹光非对称解复用器中半导体光放大器增益恢复时间的影响极小。实验测得转换后的归零信号消光比为8．7dB，码型效应非常低，其光谱明显展宽．并且出现谱间隔为0．08nm的多峰结构，与10 Gbit／s的比特速率相对应。该方法对时钟信号的码型效应有一定的容忍度。     

10GB/s高速SERDES电路的MUX/DEMUX设计

介绍了一种适用于高速串并转换电路（SERDES）的MUX／DEMUX，采用0．18μmCMOS工艺．数据传输速率达到10GB／s。该电路主要由锁存器、选择器和时钟分频器3个模块组成，采用1．8V电压供电．MUX和DEMUX功耗分别为132mW和64mW。     

天津市话时钟同步网运行故障的分析和建议

天津市话时钟同步网运行故障的分析和建议天津市市内电话局付彦生一、天津市话时钟同步网的结构和对运行故障的分析１．时钟同步网的结构为了说明天津市话时钟同步网（以下简称“同步网”）在运行中出现的故障，这里先介绍一下同步网的结构。同步网采用了二级结构，如图１...     

适用于MPEG2标准的二种VLSI模块设计

本文提出了ＭＰＥＧ２视频解码器主要功能模块的专用ＶＬＳＩ结构．其中包括一种新的适用于ＭＰＥＧ２标准的ＩＤＣＴ实现方法，对于８点一维ＩＤＣＴ，只用７个变量乘常系数乘法器和１０个加／减法器，在４个时钟周期内能处理完８点数据；通过合理分配画面存储结构，提出了一种新的流水线的运动补偿预测结构．用ＶＨＤＬ语言进行仿真，并用１．０μｍＣＭＯＳ单元库进行综合，满足ＭＰＥＧ２ＭＰ＠ＭＬ视频解码的实时处理要求     

全差分结构流水线A/D转换器的研究与仿真

为了研究流水线A／D转换器结构和进一步提高转换器的性能，本文A／D转换器采用全差分结构形式，并利用Pspiee对全差分结构流水线A／D转换器基本模块进行了行为建模和仿真。为了验证行为模型的正确性。利用这些基本模型设计了一个1．5位，级10位流水线A／D转换器系统，并进行了仿真，最后给出了模拟结果。     

一种采用先进水技术的模糊控制器VLSI结构

本文介绍了一种采用先进流水技术的模糊控制器（ＦＭＣ）的ＶＬＳＩ结构，该结构的虎采用了单指令流多数据流（ＳＩＭＤ）方式，以及多种先进的流水技术，包括：细分流水、流水的集中式动态调度、超级标量流水等，通过这些技术处理，使每条模糊运算指令平均所需时钟周期数（ＣＰＩ）＝０．５。基于硬件描述语言（ＶＨＤＬ）的模拟和综合结果表明，采用１．５μｍＣＭＯＳ工艺库，电路的规模约为２０Ｋ单元面积（内含２Ｋ ＲＭＡ），     

模拟／电源

Maxim具有亚皮秒级抖动性能的频率合成器 Maxim推出用于高速系统的带有9路相位对齐LVPECL输出的低抖动频率合成器MAX3671／3673．采用低噪声VCO和PLL架构,从62．5MHz参考时钟输入产生高频（312．5MHz）、低抖动（0．3psRMS）时钟信号。MAX3671通过3个四电平控制输入配置．可同时产生两路不同的频率,分别为以太网端口和MAC提供时钟;MAX3673产生CPRI／UMTS参考时钟输出。     

一种低存储需求的二维DWT VLSI结构设计方法

为了减少基于提升的二维离散小波变换(DWT)VLSI结构设计中的片内存储需求,采用了一种新颖的调度方法,通过读取少量数据进行行滤波操作,并实现和列滤波的并行处理,有效地减少了片内存储容量.此外,行滤波和列滤波变换内部结构采用流水线设计方法,加快了运算速度,提高了硬件资源利用率,减小了电路的规模,并且这种基于提升的9/7离散小波变换二维结构很方便兼容5/3滤波器.经过Verilog HDL仿真验证,结果表明,在50MHz系统时钟下,采用9/7滤波器经3级分解,每秒钟可处理21帧大小为1280×1024×8bit的灰白图像.     

H．264中二进制化编码器的FPGA实现

H．264是最有前景的视频压缩标准,熵编码是其中重要的一环,但算法比较复杂,执行速度不高。对熵编码中的二进制化器进行改进,提出一种基于流水线的FPGA结构。对软件流程进行部分改进以提高速度,采用流水线及并行处理技术设计整个电路。在Spartan3FPGA上实现该电路,编码速度达1bit／cycle,最高时钟频率可达100MHz。     

采用前端RC匹配技术的12位40兆赫兹无采样保持的流水线模数转换器

12位40兆赫兹流水线模数转换器采用了前端RC时间常数匹配技术和一组相应的不同占空比时钟时序方法。在不需要繁琐的后端版图仿真验证的情况下,可以很好的提高无采样保持结构流水线模数转换器的线性度。本设计采用0.13微米中芯国际工艺流片实现。通过取消采样保持器技术,运放共享技术和低功耗运放设计来确保低功耗和小面积的设计要求。在40兆赫兹采样时钟和10.2兆赫兹正弦输入信号下,此模数转换器可以达到78.2dB 的无杂散动态范围（SFDR）,60.5dB 的信噪失真比（SNDR）和 -75.5dB 的总谐波失真,在1.2伏的电源电压下,功耗仅为15.6毫瓦。     

基于视频应用的交叉寄存DDPS结构设计

针对视频系统对时钟多样性的要求，基于DDPS（直接数字周期综合）原理，提出了一种新的电路结构，采用分组交叉寄存控制的方式，对800ps和50ps相位分别进行粗选和细选，加以小数部分累加进位补偿，能够获得相位分辨率50p,，平均周期最大误差0．2ps，综合频率达625MHz的视频时钟输出，改变控制字后在5个时钟周期即可获得综合时钟输出。电路采用SMIC0．18μmP1M4Logic1．8V工艺，面积为0．06mm^2，功耗最大约32．8mW，适用于视频处理系统中多时钟产生SoC芯片。     

一种通用DSP单端口指令Cache设计

在一款采用改进HARVARD总线结构的通用DSP中，通过设置一个小型指令CACHE来缓解流水线上的资源冲突。它采用两路组相连结构，仅在流水线上发生资源冲突时才会被访问。出于减小CACHE的面积和功耗考虑，该CACHE采用了单地址端口的设计，也就意味着在同一时钟周期内，CACHE只能完成一次读或写的操作。当读写请求同时发生的时候，必须采用一定的优先策略。本文结合DSP的结构特点，对一些优先策略进行了分析．最后对比了各种策略所付出的代价以及在一些benchmark下的性能．从结果可以看出，通过采取某些策略．诙单端口指令CACHE可以获得与双端口CACHE几乎相同的命中率．     

一种高速、高精度跟踪／保持电路的设计

设计了一种用于14位80MSPS流水线型模数转换器（ADC）的跟踪／保持（T／H）电路。该电路采用全差分结构、互补双极工艺。采用钳位电路提高跟踪／保持电路的线性度,在保持电容之前增加带宽限制电阻来提高跟踪／保持电路的信噪比。在5V单电源供电情况下,基于Zarlink0．6um互补双极工艺模型,对电路进行了仿真。仿真结果显示,在输入信号为39．9609MHz、80MHz采样频率下,无杂散动态范围（SFDR）为92．81dB、功耗32mW。     

雷达动目标检测（MTD）专用集成电路的设计

本文设计出一种用于雷达数字信号处理的动目标检测（ＭＴＤ）专用集成电路．该电路采用有限冲激响应（ＦＩＲ）滤波器结构，并配以乒乓存储器及流水线乘法器，具有运算速度快、结构简单等优点．经逻辑和电路模拟，证明该电路具有良好性能．