基于0.35 μm GeSi-BiCMOS工艺的1 GSPS采样保持电路

介绍了一种基于0.35μmGeSi-BiCMOS工艺的1GSPS采样/保持电路。该电路采用全差分开环结构,使用局部反馈提高开环缓冲放大器的线性度;采用增益、失调数字校正电路补偿高频输入信号衰减和工艺匹配误差造成的失调。在1GS/s采样率、484.375MHz输入信号频率、3.3V电源电压下进行仿真。结果显示,电路的SFDR达到75.6dB,THD为-74.9dB,功耗87mW。将该采样/保持电路用于一个8位1GSPSA/D转换器。流片测试结果表明,在1GSPS采样率,240.123MHz和5.123MHz输入信号下,8位A/D转换器的SNR为41.39dB和43.19dB。     

一种14位400MS/S分段型电流舵DAC的设计

基于TSMC O.25μm CMOS工艺,采用分段开关电流结构,设计了一种基于2.5 V电源电压的14位400MS/s D/A转换器.该D/A转换器内置高精度带隙基准源、高速开关驱动电路和改进的Cascode单位电流源电路,以提高性能.D/A转换器的积分非线性(INL)和微分非线性(DNL)均小于0.5 LSB.在400 MHz采样频率、199.8 MHz输出信号频率时,其无杂散动态范围(SFDR)达到85.4 dB.     

一种10位80 MS/s低功耗采样保持电路的设计

给出了一种基于开关电容(SC)电路的10位80 MHz采样频率低功耗采样保持电路。它是为一个10位80 MS/s流水线结构A/D转换器的前端采样模块设计的。在TSMC 0.25μmCMOS工艺,2.5 V电源电压下,该电路的采样频率为80 MHz;在奈奎斯特频率采样时,无杂散动态范围(SFDR)为75.4 dB,SNDR为71.8 dB,ENOB为11.6,输入信号范围可达160 MHz(两倍采样频率),此时SFDR仍大于70 dB。该电路功耗为16.8 mW。     

一种用于高速高精度A/D转换器的自举采样电路

介绍了一种新型的CMOS自举采样电路。该电路适用于12位100 MHz采样频率的A/D转换器。采用P型栅压自举开关补偿技术,可以有效地克服采样管导通电阻变化引入的非线性失真,提高采样精度。仿真结果表明,采样时钟频率为100 MHz时,输入10 MHz信号,可得信噪失真比(SNDR)为102 dB,无杂散动态范围(SFDR)为103 dB。信号频率达到采样频率时,仍有超过85 dB的SNDR和87 dB的SFDR,满足高速高精度流水线A/D转换器对采样开关线性度和输入带宽的要求。电路采用SMIC 0.18μm CMOS数模混合工艺库实现,电源电压为1.8 V。     

一种16位1 GS/s电流舵型DAC的设计

设计了一种基于UMC 0.18μm CMOS工艺的16位1GS/s的电流舵型D/A转换器。该DAC采用7+4+5分段结构,1.8V/3V双电源供电,满摆幅输出电流为20mA。采用四开关结构、限幅开关驱动电路、两个cascode管的单位电流源以及两层结构的逻辑译码器,实现了优异的性能。在1GHz采样率、101.07MHz输入信号下,无杂散动态范围(SFDR)达到78.06dB。     

8通道14位60MHz电流舵型D/A转换器

以电流舵型D/A转换器为核心,设计了一个8通道14位60MHz D/A转换器。采用三段电流源(5+4+5)结构的核心D/A转换器单元,有效地保证了转换器的精度和速度;利用电荷泵锁相环进行时钟倍频和多组时钟信号的相位同步,确保电路动态性能;通过输入级引入失调来获得具有迟滞特性的低压差分信号(LVDS)接收器,实现了840 Mb/s高频数据接口功能。电路采用CMOS工艺,在60MHz时钟频率,2MHz模拟输出频率下,功耗小于1 W,无杂散动态范围大于72dB。     

一种10位120 MS/s逐次逼近A/D转换器

基于SMIC 65 nm CMOS工艺,设计了一种10位120 MS/s逐次逼近A/D转换器。电路为1.2 V电源供电,采用基于单调转换方式的改进型低功耗D/A电容阵列,相比于传统电容阵列,功耗降低了91%。采用一级动态预放大加一级动态锁存器的动态比较器,以降低功耗和提高速度。设计了与电容阵列工作方式相结合的异步逻辑控制电路,以降低外部时钟设计难度,并在控制功耗的前提下提高速度。Spectre仿真验证结果表明,在采样频率为120 MHz,输入信号频率为60 MHz时,SFDR达到81.07 dB,有效位数大于9位,具有良好的动态性能。电路整体功耗约为600 μW。     

一种16位600 MS/s电流舵D/A转换器的设计

基于0.18 μm CMOS工艺,设计了一种16位600 MS/s电流舵D/A转换器。该D/A转换器为1.8 V/3.3 V双电源供电,采用并行输入、差分电流输出的四分段(5+4+3+4)电流舵结构。采用灵敏放大器型锁存器可以精确锁存数据,避免出现误码;由恒定负载产生电路和互补交叉点调整电路组成的同步与开关驱动电路,降低了负载效应引起的谐波失真,同时减小了输出毛刺;低失真电流开关消除了差分开关对共源节点处寄生电容对D/A转换器动态性能的影响。Spectre仿真验证结果表明,当采样频率为625 MHz,输入信号频率为240 MHz时,该D/A转换器的SFDR为78.5 dBc。     

基于模拟余差的7位200MS/s分级折叠式A/D转换器

提出一种基于模拟余差的分级折叠式A/D转换器,对其原理和电路结构进行了分析,阐述了提高A/D转换器性能的关键问题.测试结果表明,设计的A/D转换器转换速率为200 MS/s;在输入信号为6.0 MHz时,信噪谐波比(SINAD)为45.1 dB,有效位数(ENOB)为7.2位.给出了A/D转换器电路的具体结构,以及测试波形和动态性能参数测试结果.     

一种10位10 MS/s自补偿SAR A/D转换器

基于SMIC 0.18 μm CMOS工艺,设计了一种10位自补偿逐次逼近(SAR)A/D转换器芯片。采用5+5分段式结构,将电容阵列分成高5位和低5位;采用额外添加补偿电容的方法,对电容阵列进行补偿,以提高电容之间的匹配。采用线性开关,以提高采样速率,降低功耗。版图布局中,使用了一种匹配性能较好的电容阵列,以提高整体芯片的对称性,降低寄生参数的影响。在输入信号频率为0.956 2 MHz,时钟频率为125 MHz的条件下进行后仿真,该A/D转换器的信号噪声失真比(SNDR)为61.230 8 dB,无杂散动态范围(SFDR)达到75.220 4 dB,有效位数(ENOB)达到9.87位。     

一种12位50MS/s CMOS流水线A/D转换器

采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器（ADC）。为了减小失真和降低功耗,该ADC利用余量增益放大电路（MDAC）内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。     

A 12-bit 40 MS/s pipelined ADC with over 80 dB SFDR

This paper describes a 12-bit 40 MS/s calibration-free pipelined analog-to-digital converter (ADC), which is optimized for high spurious flee dynamic range (SFDR) performance and low power dissipation. With a 4.9 MHz sine wave input, the prototype ADC implemented in a 0.18-μm 1P6M CMOS process shows measured differential nonlinearity and integral nonlinearity within 0.78 and 1.32 least significant bits at the 12-bit level without any trimming or calibration. The ADC, with a total die area of 3. 1 × 2.1 mm~2, demonstrates a maximum signal-to-noise distortion ratio (SNDR) and SFDR of 66.32 and 83.38 dB, respectively, at a 4.9 MHz analog input and a power consumption of 102 mW from a 1.8 V supply.     

A 10-bit 250-MS/s binary-weighted current-steering DAC

This paper studies the impact of segmentation on current-steering digital-to-analog converters (DACs). Segmentation may be used to improve the dynamic behavior of the converter but comes at a cost. A method for reducing the segmentation degree is given. The presented chip, a 10-bit binary-weighted current-steering DAC, has >60 dB SFDR at 250 MS/s from DC to Nyquist. At 62.5 MHz signal frequency and 250 MS/s, we operated the device in 9-bit unary, 1-bit binary-weighted mode. The obtained 60 dB SFDR in this measurement demonstrates that the binary nature of the converter did not limit the SFDR. The chip draws 4 mW from a dual 1.5 V/1.8 V supply plus load currents. The active area is less than 0.35 mm/sup 2/ in a standard 1P-5M 0.18-/spl mu/m 1.8-V CMOS process. Both INL and DNL are below 0.1 LSB.     

一种1.5 V 8位100 MS/s电流舵D/A转换器

基于新型的低压与温度成正比(PTAT)基准源和PMOS衬底驱动低压运算放大器技术,采用分段温度计译码结构设计了一种1.5V8位100MS/s电流舵D/A转换器,工艺为TSMC0.25μm2P5MCMOS。当采样频率为100MHz,输出频率为20MHz时,SFDR为69.5dB,D/A转换器的微分非线性误差(DNL)和积分非线性误差(INL)的典型值分别为0.32LSB和0.52LSB。整个D/A转换器的版图面积为0.75mm×0.85mm,非常适合SOC的嵌入式应用。     

补偿流水线A/D转换器级间增益误差的后台校正技术

在分析流水线A/D转换器中残差放大器电容匹配性和运放的有限增益引起的误差对信号传输影响的基础上,基于冗余位校正流水线A/D转换器结构,通过在信号通路中加入由伪随机码控制的校正信号测量上述误差的方法,在后台校正输出数字信号中的级间增益误差。通过Mat-lab对A/D转换器进行了系统级仿真。结果表明,12位A/D转换器系统的SFDR提高了31.8dB,SNDR提高了11.5 dB,INL减小了3.43 LSB,DNL减小了0.21 LSB。     

一种8位高速折叠内插A/D转换器的设计

介绍了基于0.35μm BiCMOS工艺的8位高速A/D转换器,采用独特的折叠和内插结构,在大大降低成本、功耗的同时,既能保证超高转换速率,又能达到较高的静态和动态指标。在采样率1GS/s和模拟输入差分250mV(Vp-p)、484MHz条件下进行测试,SFDR高达56dB,SNR高达45.5dB;在3.3V电源电压下,功耗为800mW。     

A 12-bit 320-MSample/s current-steering CMOS D/A converter in 0.44 mm/sup 2/

A 12-bit 320-MSample/s current-steering D/A converter in 0.18-/spl mu/m CMOS is presented. In order to achieve high linearity and spurious free dynamic range (SFDR), a large degree of segmentation has been used, with the seven most significant bits (MSBs) being implemented as equally weighted current sources. A "design-for-layout" approach has allowed this to be done in an area of just 0.44 mm/sup 2/. The increased switching noise associated with a high degree of segmentation has been reduced by a new latch architecture. Differential nonlinearity of /spl plusmn/0.3 LSB and integral nonlinearity of /spl plusmn/0.4 LSB have been measured. Low-frequency SFDR of 95 dB has been achieved, while SFDR at 320 MS/s remains above 70 and 60 dB for input frequencies up to 10 and 60 MHz, respectively. The converter consumes a total of 82 mW from 1.8-V and 3.3-V supplies. The validity of the techniques used has been demonstrated by fabricating the converter in two separate 0.18-/spl mu/m processes with similar results measured for both.     

一种12位100 MS/s流水线ADC的设计

设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90 nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34 MHz时,信干噪比(SNDR)为71.58 dB,无杂散动态范围(SFDR)为86.32 dB,电路整体功耗为220.8 mW。     

一种低功耗嵌入式14位400MHz数模转换器

设计了一个14位刷新频率达400MHz,用于高速频率合成器的低功耗嵌入式数模转换器。该数模转换器采用5+4+5分段式编码结构,其电流源控制开关输出驱动级采用归零编码以提高DAC动态特性。该数模转换器核采用0.18μm1P6M混合信号CMOS工艺实现,整个模块面积仅为1.1mm×0.87mm。测试结果表明,该DAC模块的微分非线性误差是-0.9～+0.5LSB,积分非线性误差是-1.4～+1.3LSB,在400MHz工作频率下,输出信号频率为80MHz时的无杂散动态范围为76.47dB,并且功耗仅为107.2mW。